在高速PCB電路設計過程中，經常會遇到訊號完整性問題，導致訊號傳輸質量不佳甚至出錯。那麼如何區分高速訊號和普通訊號呢？很多人覺得訊號頻率高的就是高速訊號，實則不然。我們知道任何訊號都可以由正弦訊號的N次諧波來表示，而訊號的最高頻率或者訊號頻寬才是衡量訊號是否是高速訊號的標準。

1、隔離

一塊PCB板上的元器件有各種各樣的邊值（edge rates）和各種噪聲差異。對改善SI最直接的方式就是依據器件的邊值和靈敏度，透過PCB板上元器件的物理隔離來實現。

圖1是一個例項。在例子中，供電電源、數字I/O埠和高速邏輯這些對時鐘和資料轉換電路的高危險電路將被特別考慮。

第一個佈局中放置時鐘和資料轉換器在相鄰於噪聲器件的附近。噪聲將會耦合到敏感電路及降低他們的效能。第二個佈局做了有效的電路隔離將有利於系統設計的訊號完整性。

2、阻抗、反射及終端匹配

阻抗控制和終端匹配是高速電路設計中的基本問題。通常每個電路設計中射頻電路均被認為是最重要的部分，然而一些比射頻更高頻率的數位電路設計反而忽視了阻抗和終端匹配。

由於阻抗失配產生的幾種對數位電路致命的影響，參見下圖：

a。數字訊號將會在接收裝置輸入端和發射裝置的輸出端間造成反射。反射訊號被彈回並且沿著線的兩端傳播直到最後被完全吸收。

b。反射訊號造成訊號在透過傳輸線的響鈴效應，響鈴將影響電壓和訊號時延和訊號的完全惡化。

c。失配訊號路徑可能導致訊號對環境的輻射。

由阻抗不匹配引起的問題可以透過終端電阻降到最小。終端電阻通常是在靠近接收端的訊號線上放置一到兩個分立器件，簡單的做法就是串接小的電阻。

終端電阻限制了訊號上升時間及吸收了部分反射的能量。值得注意的是利用阻抗匹配並不能完全消除破壞性因素。然而認真的選用合適的器件，終端阻抗可以很有效的控制訊號的完整性。

並不是所有的訊號線都需要阻抗控制，在一些諸如緊湊型 PCI 規格要求中的特徵阻抗和終端阻抗特性。對於別的沒有阻抗控制規範要求的其他標準以及設計者並沒有特意關注的。

最終的標準可能發生變化從一個應用到另一個應用中。因此需要考慮訊號線的長度（相關與延遲 Td）以及訊號上升時間（Tr）。通用的對阻抗控制規則是 Td（延遲）應大於 Tr 的 1/6。

3、內電層及內電層分割

在電流環路設計中會被數位電路設計者忽視的因素，包括對單端訊號在兩個閘電路間傳送的考慮（圖2）。從門 A 流向門 B 的電流環路，然後再從地平面返回到門 A。

圖2 閘電路電流環路

閘電路電流環路中存在兩個潛在的問題：

a、 A 和 B 兩點間地平面需要被連線透過一個低阻抗的通路

如果地平面間連線了較大的阻抗，在地平面引腳間將會出現電壓倒灌。這就必將會導致所有器件的訊號幅值的失真並且疊加輸入噪聲。

b、 電流回流環的面積應儘可能的小

環路好比天線。通常說話，一種更大環路面積將會增大了環路輻射和傳導的機會。每一個電路設計者都希望迴流電流都可直接沿著訊號線，這樣就最小的環路面積。

用大面積接地可以同時解決以上兩個問題。大面積接地可以提供所有接地點間小的阻抗，同時允許返回電流盡量直接沿著訊號線返回。

在 PCB 設計中一個常見的錯誤是在層間打過孔和開槽。圖3顯示了當一條訊號線在一個開過槽的不同層上的電流流向。迴路電流將被迫繞過開槽，這就必然會產生一個大的環流回路。

圖3 PCB層間迴路電流流向

通常而言，在地電源平面上是不可以開槽的。然而，在一些不可避免要開槽的場合，PCB 設計者必須首先確定在開槽的區域沒有訊號迴路經過。

同樣的規則也適用於混合訊號電路 PCB 板中除非用到多個地層。特別是在高效能ADC電路中可以利用分離模擬訊號、數字訊號及時鐘電路的地層有效的減少訊號間的干擾。

需要再次強調的，在一些不可避免要開槽的場合，PCB 設計者必須首先確定在開槽的區域沒有訊號迴路經過。在帶有一個映象差異的電源層中也應注意層間區域的面積（圖4）。

在板卡的邊緣存在電源平面層對地平面層的輻射效應。從邊沿洩漏的電磁能量將破壞臨近的板卡。見下圖4a。適當的減少電源平面層的面積（圖4 b），以至於地平面層在一定的區域內交疊。這將減少電磁洩漏對鄰近板卡的影響。

圖4 地電層的輻射效應

4、串擾

在PCB設計中，串擾問題是另一個值得關注的問題。下圖中顯示出在一個PCB中相鄰的三對並排訊號線間的串擾區域及關聯的電磁區。當訊號線間的間隔太小時，訊號線間的電磁區將相互影響，從而導致訊號的變化就是串擾。

串擾可以透過增加訊號線間距解決。然而，PCB 設計者通常受制於日益緊縮的佈線空間和狹窄的訊號線間距；由於在設計中沒有更多的選擇，從而不可避免的在設計中引入一些串擾問題。顯然，PCB 設計者需要一定的管理串擾問題的能力。

通常業界認可的規則是 3W 規則，即相鄰訊號線間距至少應為訊號線寬度的 3 倍。但是，實際工程應用中可接受的訊號線間距依賴於實際的應用、工作環境及設計冗餘等因素。

訊號線間距從一種情況轉變成另一種以及每次的計算。因此，當串擾問題不可避免時，就應該對串擾定量化。這都可以透過計算機模擬技術表示。利用模擬器， 設計者可以決定訊號完整性效果和評估系統的串擾影響效果。

5、電源去耦

電源去耦是數位電路設計中慣例，退耦有助於減少電源線上噪聲問題。迭加在電源上的高頻噪聲將會對相鄰的數字裝置都會帶來問題。典型的噪聲於地彈、訊號輻射或者數字器件自身。

最簡單的解決電源噪聲方式是利用電容對地上的高頻噪聲去耦。理想的退耦電容為高頻噪聲提供了一條對地的低阻通路，從而清除了電源噪聲。

依據實際應用選擇去耦電容，大多數的設計者會選擇表貼電容在儘可能靠近電源引腳，而容值應大到足夠為可預見的電源噪聲提供一條低阻對地通路。

採用退耦電容通常會遇到的問題是不能將退耦電容簡單的當成電容。有以下幾種情況：

a、 電容的封裝會導致寄生電感；

b、 電容會帶來一些等效電阻；

c、 在電源引腳和退耦電容間的導線會帶來一些等效電感；

d、 在地引腳和地平面間的導線會帶來一些等效電感；

由此而引發的效應：

a、 電容將會對特定的頻率引發共振效應和由其產生的網路阻抗對相鄰頻段的訊號造成更大的影響；

b、 等效電阻（ESR）還將影響對高速噪聲退耦所形成的低阻通路；

圖5 現實中的去耦

以下總結了由此對一個數字設計者產生的效應：

a、 從器件上 Vcc 和 GND 引腳引出的引線需要被當作小的電感。因此建議在設計中儘可能使 Vcc 和 GND 的引線短而粗。

b、 選擇低 ESR 效應的電容，這有助於提高對電源的退耦；

c、 選擇小封裝電容器件將會減少封裝電感。改換更小封裝的器件將導致溫度特性的變化。

因此在選擇一個小封裝電容後，需要調整設計中器件的佈局。在設計中，用 Y5V 型號的電容替換 X7R 型號的電容器件，可保證更小的封裝和更低的等效電感，但同時也會為保證高的溫度特性花費更多的器件成本。

在設計中還應考慮用大容量電容對低頻噪聲的退耦。採用分離的電解電容和鉭電容可以很好的提高器件的價效比。