UltraScale時鐘資源和時鐘管理模組

緒論

圖2。1和2。2給出了UltraScale結構的時鐘結構。從圖中可以看出，基本的結構是由表示分段時鐘行和列的CR塊構成的CR以一個單元的方式排列，從而構造出行和列。每個CR包含切片、DSP、36KB的BRAM。在每個CR中，所包含這些資源的數目在行方向上可能不同，但是在垂直方向上是一樣的。每個CR的高度是60個CLB、24個DSP和12個BRAM，從而為元器件構建了這些資源的列。

從圖中可以看出：

（1）在CR的中間插入I/O列和GT列。

（2）與I/O列相鄰的是PHY塊，包含時鐘管理單元（CMT）、全域性時鐘緩衝區、全域性時鐘複用結構和I/O邏輯管理功能。

（3）時鐘結構存在一個單個的列，其包含配置邏輯、系統監控器和PCIe。

（4）一個水平時鐘脊樑（HorizontalClockSpine，HCS）穿過每行CR、I/O和GT的中間。HCS含有水平佈線和分佈引線，以及葉子時鐘緩衝區，還有在水平/垂直佈線和分配之間的時鐘網路互連。

（5）垂直的佈線連線通道和分配連線一列內所有的CR，而垂直佈線跨越一個完整的I/O列。時鐘結構包含24個水平佈線連線通道和24個分佈引線連線通道，以及24個垂直佈線連線通道和24個分配引線連線通道。

（6）I/O由來自PHY的時鐘直接驅動，或者透過佈線引線由相鄰的PHY驅動。

CR結構如下：

時鐘資源

UltraScale結構的時鐘資源包括全域性時鐘輸入、位元組時鐘輸入、時鐘緩衝和佈線。

1。全域性時鐘輸入

每一個I/O組（Bank）上有4個全域性時鐘（Global Clock，GC）引腳，可以直接訪問全域性時鐘緩衝區、MMCM和PLL。GC輸入提供了高速訪問全域性和區域時鐘資源的專用通道。

每個I/O組位於一個單個時鐘域內，包含52個I/O引腳。

2。位元組時鐘輸入

位元組時鐘（DBC和QBC）輸入引腳是專用的時鐘輸入，直接驅動源同步的時鐘到I/O塊的位元切片。在儲存器應用中，這些稱為DQS。

3。時鐘緩衝和佈線

PHY全域性時鐘包含BUFGCTRL、BUFGCE和BUFGCE_DIV，如圖1。26所示。它們中的每一個都可以被來自相鄰Bank、MMCM、同一PHY的PLL和互連直接驅動。時鐘緩衝區用於驅動整個晶片內的佈線和分配資源。每個PHY包含24個BUFGCE、8個BUFGCTRL和4個BUFGCE_DIV。但是，在同一時刻，只能使用其中的24個緩衝區。

時鐘管理模組

UltraScale結構的每個I/O組包含一個時鐘管理單元（ClockManagementTile，CMT），每個CMT包含下面的功能單元：

（1）一個混合模式的時鐘管理器（Mixed-modeClockManager，MMCM）。

（2）兩個相位鎖相環（PhaseLockLoop，PLL），其目的主要用於為I/O生成時鐘。但是，它也包含了用於內部結構的MMCM的一些功能集。

圖1。28給出了MMCM的內部結構。MMCM用於寬範圍頻率的合成、內部或者外部時鐘的抖動過濾器。MMCM的核心是一個壓控振盪器（Voltage Controlled Oscillator，VCO），根據來自相位頻率檢測器（Phase Frequency Detector，PFD）的電壓，VCO增加或者降低頻率。

MMCM中有3個可程式設計的分頻因子D、M和O。透過動態配置埠，可以在配置和正常的操作期間對其進行程式設計。預觸發器D，用於降低輸入時鐘的頻率，然後將其送入相位/頻率比較器；反饋分頻器M，由於在將它送給相位比較器之前，其將VCO的輸出頻率進行分頻，所以其充當乘法器的角色。必須選擇合適的D和M，以便VCO處於其指定的頻率範圍內。VCO有8個等間隔的輸出相位（0°、45°、90°、135°、180°、225°、270°和315°），可以選擇其中的一個相位來驅動一個輸出分頻器。可以在配置時，對每個分頻器進行程式設計，分頻因子為1~128中的任意整數。

MMCM有3個輸入抖動過濾器選項：低頻寬、高頻寬和最佳化模式；其中：

（1）低頻寬模式有最好的抖動衰減。

（2）高頻寬模式有最好的相位偏置。

（3）最佳化模式允許Vivado工具找到最好的設定。

MMCM也有一個小數計數器，它位於反饋路徑（充當乘法器）或者輸出路徑。小數計數器允許非整數的1/8增量。因此，增加頻率合成能力8倍。根據VCO的頻率，MMCM也能夠提供小幅度增量的固定相移或者動態相移。在1600MHz時，相位移動時間增量是11。2ps。

PLL比MMCM的特性要少得多。在一個時鐘管理單元內的兩個PLL，其基本上是為專用的儲存器介面電路提供必要的時鐘的。在PLL中心的電路類似於MMCM，帶有PFD和VCO，以及可程式設計的M、D和0計數器。每個PLL有兩個到FPGA結構的分頻輸出，以及到儲存器介面電路的一個時鐘和一個使能訊號。

在實際使用時，讀者可以透過Vivado開發套件中IP Catalog中提供的Clocking Wizard來選擇並配置MMCM/PLL。

可以使用 Vivado IDE 中的“Clock Utilization Report”來進行視覺化分析時鐘資源利用率和時鐘佈局。下圖顯示了在“Device”視窗中疊加的每個時鐘區域的時鐘資源利用率。如需瞭解更多有關此報告的資訊，請參閱 《Vivado Design Suite 使用者指南：設計分析和收斂技術》 （UG906） 。