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芯耀輝,高速數位電路不可或缺的好夥伴

隨著晶片產業的蓬勃發展,對資料傳輸速率的需求也與日俱增。早期的產品應用(例如:I2C、SPI等),訊號速率大約為Kbps-Mbps量級,訊號波長遠大於傳播結構的幾何尺寸,基爾霍夫電壓電流定律即可處理大部分電子電路現象;如今的產品,其訊號速率動輒高達數Gbps(例如:DDR5 4。8Gbps以上、PCIE Gen4為16Gbps、USB3。1 Gen2為10Gbps),訊號波長已小於結構幾何尺寸,訊號傳送以電磁波方式行進,就必須考慮波的反射、傳播以及干擾,對應到訊號的指標即為S引數S11(反射)、S21(傳遞損失)、S31 & S41(近端或遠端串擾),訊號傳送時所產生的高頻現象,已成為訊號完整性設計中不可忽略的因素。(圖1)

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(a)訊號變化遠大於通道的幾何尺寸 (b)訊號變化小於通道的幾何尺寸

圖1:不同傳輸速度下電磁波的效應

什麼是訊號與電源完整性(Signal & Power Integrity,簡稱SIPI)

Signal Integrity(SI)又稱訊號完整性,是一種對於訊號傳送質量的分析領域,即在互連通路中保持訊號的完整傳遞,使晶片工作不受影響。舉例來說,晶片就像一部跑車,互連通道(channel)就像高速公路或賽道,如果有障礙物或車子高速行駛而塵土飛揚(反射&串擾),再好的跑車都很難安全抵達目的地。

Power Integrity(PI)又稱電源完整性,是分析系統在輸出(through-put)狀態時,如何讓負載電流的變化引起的電壓擾動保持最小。電源完整性的好壞直接決定了資料傳送時序的一致性,其中任何設計缺失,都有可能導致系統出現功能錯誤。例如生活中,吹風機的開關造成電力網路瞬間壓降,電視畫面即刻出現雪花噪聲。良好的電源完整性設計,不論負載狀況如何,總是能夠提供穩定的電壓,使晶片工作在穩定偏壓區間而有最佳表現。

常見的SIPI分析指標

無論是訊號還是電源的完整性,皆可從頻域&時域著手分析。

訊號完整性(Signal Integrity)

頻域部分,主要是觀察互連通道S引數的頻率響應,例如:

(1)S21(訊號傳遞) & S11(訊號反射)

(2)S31 & S41(近端或遠端串擾,意即Near-End & Far-End Crosstalk)

頻域的檢測,可快速確認通道好壞,判斷是否符合協議規範,做出初步的篩選。

以圖2(a)為例:

協議有針對互連定出S引數規範,可透過模型提取,知道通道的好壞。

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圖2:(a)典型|S21|規格(b)兩種情況(Pass vs Fail)

對應的眼圖

時域部分,主要是看瞬時分析,例如:

(1)眼圖(Eye Diagram),如圖2(b)

(2)過沖/下衝(Overshoot/Undershoot)、延遲時間(Delay time/Skew)、時域反射法(Time Domain Reflection,簡稱TDR)等

電源完整性(Power Integrity)

頻域部分

從VRM(VoltageRegulator Module)到晶片端的供電路徑形成系統的電源網路(PDN:Power Distributed Network)。透過觀察電源輸入阻抗(Z引數)的頻域響應,其大小值是否在既定限制之內,這個限制稱為目標阻抗(Target impedance)。

目標阻抗的確定可以根據IC可容忍的電壓變化(∆V)和負載電流的頻域響應來決定。頻域檢測的最大好處是快速確認PDN設計是否符合基本要求,並透過不同位置擺放不同電容的迭代,以達到最佳化PDN的目的。

時域部分

利用抽載電流與目標阻抗的關係,可以得到瞬間動態壓降值(Voltage Droop),如下圖3所示:

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(a)

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(b)

圖3:(a)目標阻抗與抽載電流頻譜的

相對關係(b)時域模擬結果

芯耀輝SIPI系統設計與模擬團隊的獨特性

作為一家專注於半導體IP研發設計並且兼具客戶服務的高科技公司,如何能成功的幫助客戶將IP實際運用在產品上,售前與售後服務就變得格外重要。芯耀輝打破傳統SIPI模擬團隊的作戰模式,跨領域的網羅各方面頂尖人才,無論是在封裝設計、SIPI模擬,還是硬體設計上,都有豐富的實戰經驗。聚集這三個領域的人才,可完成上下垂直整合且具SIPI觀念的規劃設計,進而達到效能最佳化。芯耀輝SIPI團隊的獨特優勢在於:

獨特優勢一

專注於專業知識,並將其融入實戰中,具有獨特的模擬方法

SIPI的核心是電磁行為與電路的互動作用。除了工程電磁領域相關的背景,還必須對電子電路、訊號處理、數值分析有一定的瞭解,才能做到融會貫通,並透過此電磁領域的分析,集中火力找到問題核心。

舉例來說,芯耀輝團隊開發了一套特殊碼流分析,運用在高速介面模擬中,可以快速定位缺陷,該分析方式即利用通道中電磁干擾造成速度差異,創造出Worst SI Pattern(圖4a)(包含Crosstalk,ISI,Mode conversion,etc)。如下圖4為DPHY TX模擬,透過碼型的不同,相同的通道下可產生出具有差異化的眼圖結果,如果使用傳統的PRBS7(圖4b)做模擬,有一些SI缺點是無法被識別的,如果模擬無法涵蓋最差的情況,就無法精確的考慮整個系統的timing budget。

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圖4:(a)芯耀輝Worst SI Pattern(b)一般PRBS7

碼型眼圖比較

此外,結合之前長期積累的豐富經驗,透過上述目標阻抗與抽載電流頻譜的關係,開發出一種極差PI情況的碼型。時域模擬時,產生漸進式的電源噪聲,可用來判別晶片電容值(On-Die Decap values)是否足夠,判別的依據即眼圖是否能在如此大的電源噪聲下仍清晰。如下圖5所示,為不同電源噪聲下,眼圖的變化結果。

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(a)

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(b)

圖5:(a)電源噪聲(b)電源噪聲與眼圖結果比較

獨特優勢二

上下垂直整合的設計,在專案初期即搶得先機,奠定成功基石

一般大家對SI & PI的定位,常常是硬體工程師在投板之前,順便做個模擬來確保Layout的質量,質量不佳時,才開始對訊號電源走線做區域性最佳化修改。但這樣的方式很可能會遇到由於Bumps & Balls位置不佳,而限制了走線最佳化的情形,尤其是PKG Bumps與晶片端直接相連,如果因為分析結果不佳,需要動到晶片設計時,恐怕為時已晚,嚴重的甚至會影響專案的程序。當然,SIPI模擬也失去了預防勝於治療的實際意義。

芯耀輝SIPI團隊在晶片早期Floorplan規劃時就參與討論設計,透過團隊成員與客戶做深入溝通了解產品的需求,快速準確地找到具有價值的系統解決方案,可提供穩固的SIPI硬體設計,並逆向的驅動Floorplan的擺放,透過此方式可以保證所設計的產品在晶片及系統層級的SI、PI設計均為優異狀態。

例項一

BALLMAP & 板端設計相容不同型別DRAM顆粒

一個專案往往必須相容不同DRAM顆粒。芯耀輝SIPI團隊在LPDDR相容議題下了苦功,針對LPDDR4X/4 & LPDDR3 & LP DDR3 Discrete相容以及LPDDR5 & LPDDR4X & LP4 Discrete相容,目前已有完整的封裝&硬體設計解決方案。舉例來說,如果比較JEDEC協議上LP5 uMCP & LP4X uMCP的Ballmap定義,會發現LP5在CHA & CHB是呈現映象的,此時如果照著設計且又必須相容LP4X,勢必LP5或LP4X在PCB上會有交錯走線的情形,嚴重影響DDR訊號質量。在專案前期,有經驗的SIPI團隊即會發現問題並反饋給DDR integrator,促使在DDR PHY或DFI中實現MUX功能,進而完成Byte Swap來解決因走線交錯而產生的SI風險。

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(a)

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(b)

(a)走線交錯的情況 (b)走線順線的情況

圖6:芯耀輝提出的LP5 & LP4X相容的設計方案

例項二

Bump Pattern設計決定了封裝上訊號走線的方式

圖7為Flip-Chip封裝DDR走線分佈。高速DDR訊號之間為了有較好的抗干擾能力,通常會在訊號間加入Guard traces防護;由於DDR I/O數量多,為了維持競爭力,常常會將Bumps排到第二、三列,進而將PHY所佔面積最小化,此時二三列訊號會從第一列Bumps間過線,Bump pitch的大小即成為Bumps之間可以過幾根線的重要關鍵,以下圖(圖7)而言,必須讓Bumps之間能過三根線,才能達成DDR DQ Per-Bit Shielding。

因此,SIPI工程師必須在初期就很清楚該訊號佈局方式,並儘早與IP Designer一同規劃bump pattern設計,這樣封裝DDR走線才會是更好的情形。

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圖7:DDR PKG Routing & Bump pattern Design

例項三

Floorplan中IP的位置也需由板端元件的擺放來共同決定

以圖8手機板為例,受限於產品結構設計,USB聯結器位於整個PCB板的左下方,然而USB3。1在Floorplan上卻是在北邊偏東,間接造成高速訊號USB的走線必須繞大半圈才能從主晶片接到左下聯結器,不僅走線困難度增加,訊號的質量也因為走線變長而存在訊號完整性的風險,此時無論怎麼去最佳化走線,也是杯水車薪,於事無補。

如果在專案早期,有個熟悉系統設計且具備SIPI觀念的工程師,在Floorplan擺放時即參與討論,定能從系統的角度去修正此問題。舉例來說,不將USB擺在北邊,而是放在西邊,如此一來USB3。1長走線的風險也可迎刃而解。

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圖8:手機板元件擺放與Floorplan對應關係

獨特優勢三

與CTS測試流程做結合的SIPI模擬

一味的閉門造車,只做模擬而不與實際量測結果做比對,將失去模擬預防勝於治療的意義。芯耀輝團隊深知比對(Correlation)的重要性,因此透過軟硬體部門的緊密合作,積極地匯入相關高速介面協會所定義的一系列測試流程,例如下圖9為常見的高速介面TX & RX測試架構示意圖(PCIE5)。透過訊號測試流程,可以針對模擬流程與模型的準確度做修正,之後對模擬結果也更有信心。

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(a)

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(b)

(a)TX Test Board for Non-Embedded Refclk

(b)RX Test Board Topology for 16。0 and 32。0 GT/s

圖9:高速介面測試架構示意圖

(來源: PCI Express Base Sepcification Revision 3。0)

獨特優勢四

提供完整IBIS-AMI模型

隨著高速訊號晶片的複雜度提高,功能也越來越豐富。在高損耗的長通路連線下,CTLE、FFE、DFE等都成為高速通路常見的均衡方式,傳統IBIS模型只具有晶片的IO行為,對於這型別的訊號模擬有很大的侷限性,而IBIS-AMI應用即因此而生。芯耀輝一直以先進高階IP產品為主,具有完整IBIS-AMI建模流程:IBIS-IO的抽取、均衡器引數提取、AMI執行程式到EDA tool的相互作用、驗證不同損耗下的準確性。提供IBIS-AMI能夠讓客戶快速得到準確的鏈路SI/PI模擬,縮短產品開發時間。

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圖10:IBIS vs IBIS-AMI模型在高損耗通道下的模擬結果

總結

先進工藝IP研發與服務已形成一股銳不可擋的趨勢,芯耀輝團隊聚集了來自世界各地的頂尖人才,上下一心,已陸續推出覆蓋DDR、PCIE、HDMI、USB、SATA、MIPI等產品解決方案。高速IP設計面臨的挑戰,已不再只是晶片內,甚至必須將整個系統納入考慮。芯耀輝SIPI精英團隊,打破傳統思路,在國內外頂尖公司積累了豐富的經驗,必將攻克晶片設計上游的關鍵“卡脖子”技術,成為半導體IP的創新者和引領者!