隨著微電子技術的迅猛發展，SRAM 逐漸呈現出高整合度、快速及低功耗的發展趨勢。在半導體儲存器的發展中，靜態儲存器（SRAM）由於其廣泛的應用成為其中不可或缺的重要一員。近年來SRAM在改善系統性能、提高晶片可靠性、降低成本等方面都起到了積極的作用。
下面EEworld小編就帶你詳細瞭解一下到底什麼是SRAM。
在瞭解SRAM之前，有必要先說明一下RAM。RAM主要的作用就是儲存程式碼和資料供CPU在需要的時候呼叫。但是這些資料並不是像用袋子盛米那麼簡單，更像是圖書館中用書架擺放書籍一樣，不但要放進去還要能夠在需要的時候準確的調用出來，雖然都是書但是每本書是不同的。對於RAM等儲存器來說也是一樣的，雖然儲存的都是代表0和1的程式碼，但是不同的組合就是不同的資料。
讓我們重新回到書和書架上來，如果有一個書架上有10行和10列格子（每行和每列都有0-9的編號），有100本書要存放在裡面，那麼我們使用一個行的編號＋一個列的編號就能確定某一本書的位置。在RAM儲存器中也是利用了相似的原理。
現在讓我們回到RAM儲存器上，對於RAM儲存器而言資料匯流排是用來傳入資料或者傳出資料的。因為儲存器中的儲存空間是如果前面提到的存放圖書的書架一樣透過一定的規則定義的，所以我們可以透過這個規則來把資料存放到儲存器上相應的位置，而進行這種定位的工作就要依靠地址匯流排來實現了。
對於CPU來說，RAM就像是一條長長的有很多空格的細線，每個空格都有一個唯一的地址與之相對應。如果CPU想要從RAM中呼叫資料，它首先需要給地址匯流排傳送“編號”，請求搜尋圖書（資料），然後等待若干個時鐘週期之後，資料匯流排就會把資料傳輸給CPU。看圖更直觀一些：
小圓點代表RAM中的儲存空間，每一個都有一個唯一的地址線同它相連。當地址解碼器接收到地址匯流排的指令：“我要這本書”（地址資料）之後，它會根據這個資料定位CPU想要呼叫的資料所在位置，然後資料匯流排就會把其中的資料傳送到CPU。
下面該介紹一下今天的主角SRAM：
SRAM——“Static RAM（靜態隨機儲存器）”的簡稱，所謂“靜態”，是指這種儲存器只要保持通電，裡面儲存的資料就可以恆常保持。這裡與我們常見的DRAM動態隨機儲存器不同，具體來看看有哪些區別：
SRAM VS DRAM
SRAM不需要重新整理電路即能儲存它內部儲存的資料。而DRAM（Dynamic Random Access Memory）每隔一段時間，要重新整理充電一次，否則內部的資料即會消失。因此SRAM具有較高的效能，功耗較小。
此外，SRAM主要用於二級快取記憶體（Level2 Cache）。它利用電晶體來儲存資料。與DRAM相比，SRAM的速度快，但在相同面積中SRAM的容量要比其他型別的記憶體小。
但是SRAM也有它的缺點，整合度較低，相同容量的DRAM記憶體可以設計為較小的體積，但是SRAM卻需要很大的體積。同樣面積的矽片可以做出更大容量的DRAM，因此SRAM顯得更貴。
還有，SRAM的速度快但昂貴，一般用小容量SRAM作為更高速CPU和較低速DRAM 之間的快取。
總結一下：
SRAM成本比較高
DRAM成本較低（1個場效電晶體加一個電容）
SRAM存取速度比較快
DRAM存取速度較慢（電容充放電時間）
SRAM一般用在快取記憶體中
DRAM一般用在記憶體條裡
SRAM如何運作
剛才總結到了SRAM有著很特別的優點，你該好奇這傢伙是怎樣的運作過程？
一個SRAM單元通常由4-6只電晶體組成，當這個SRAM單元被賦予0或者1的狀態之後，它會保持這個狀態直到下次被賦予新的狀態或者斷電之後才會更改或者消失。SRAM的速度相對比較快，且比較省電，但是儲存1bit的資訊需要4-6只晶體管制造成本可想而知，但DRAM只要1只電晶體就可以實現。
連線一下SRAM的結構，比較出名的是6場效電晶體組成一個儲存bit單元的結構：
M1-6表示6個電晶體，SRAM中的每一個bit儲存由4個場效電晶體M1234構成兩個交叉耦合的反相器中。一個SRAM基本單元有0、1 兩個狀態。
SRAM基本單元由兩個CMOS反相器組成，兩個反相器的輸入輸出交叉連線，即第一個反相器的輸出連線第二個反相器的輸入，第二個反相器的輸出連線第一個反相器的輸入。這實現了兩個反相器輸出狀態的鎖定、儲存，即儲存了一個位元的狀態。
一般而言，每個基本單元的電晶體數量越少，其佔用面積就會越小。由於矽晶圓生產成本相對固定，所以SRAM基本單元面積越小，在晶片上就可製造更多的位元儲存，每個位元儲存的成本就越低。
SRAM工作原理相對比較簡單，我們先看寫0和寫1操作。
寫0操作
寫0的時候，首先將BL輸入0電平，（～BL）輸入1電平。
然後，相應的Word Line（WL）選通，則M5和M6將會被開啟。
0電平輸入到M1和M2的G極控制端
1電平輸入到M3和M4的G極控制端
因為M2是P型管，高電平截止，低電平導通。而M1則相反，高電平導通，低電平截止。
所以在0電平的作用下，M1將截止，M2將開啟。（～Q）點將會穩定在高電平。
同樣，M3和M4的控制端將會輸入高電平，因NP管不同，M3將會導通，而M4將會截止。Q點將會穩定在低電平0。
最後，關閉M5和M6，內部M1，M2，M3和M4處在穩定狀態，一個bit為0的資料就被鎖存住了。
此時，在外部VDD不斷電的情況下，這個內容將會一直保持。
下面透過動畫來觀察一下寫0的過程。
寫1操作
這裡不再重複，大家可以自己推演一下過程。這裡仍然提供寫1過程動畫。
讀操作
讀操作相對比較簡單，只需要預充BL和（~BL）到某一高電平，然後開啟M5和M6，再透過差分放大器就能夠讀出其中鎖存的內容。
SRAM行業發展趨勢
隨著處理器日趨強大，尺寸越發精巧。然而更加強大的處理器需要快取進行相應的改進。與此同時每一個新的工藝節點讓增加嵌入式快取變得艱鉅起來。SRAM的6電晶體架構（邏輯區通常包含4個電晶體/單元）意味著每平方釐米上的電晶體的數量將會非常多。這種極高的電晶體密度會造成很多問題，其中包括：
SER：軟錯誤率；Processnode：工藝節點soft：軟錯誤
更易出現軟錯誤：工藝節點從130nm縮小到22nm後，軟錯誤率預計將增加7倍。
更低的成品率：由於位單元隨著電晶體密度的增加而縮小，SRAM區域更容易因工藝變化出現缺陷。這些缺陷將降低處理器晶片的總成品率。
更高的功耗：如果SRAM的位單元必需與邏輯位單元的大小相同，那麼SRAM的電晶體就必須小於邏輯電晶體。較小的電晶體會導致洩露電流升高，從而增加待機功耗。
另一個技術發展趨勢可穿戴電子產品的出現。對於智慧手錶、健身手環等可穿戴裝置而言，尺寸和功耗是關鍵因素。由於電路板的空間有限，MCU必須做得很小，而且必須能夠使用行動式電池提供的微小電量執行。
片上快取難以滿足上述要求。未來的可穿戴裝置將會擁有更多功能。因此片上快取將無法滿足要求，對外接快取的需求將會升高。在所有儲存器選項中，SRAM最適合被用作外接快取，因為它們的待機電流小於DRAM，存取速度高於DRAM和快閃記憶體。
AI 、5G渴望新記憶體材料的支援
對於所有型別的系統設計者來說，新興儲存技術都變得極為關鍵。AI和物聯網IoT晶片開始將它們用作嵌入式儲存器。大型系統已經在改變其架構，以採用新興的儲存器來替代當今的標準儲存器技術。這種過渡將挑戰行業，但將帶來巨大的競爭優勢。
今天，業界仍在尋找通用儲存器，隨著SoC工藝進步設計複雜度增加，嵌入式 SRAM也越來越多。在40nm SoC產品SRAM一般在20Mbits左右，當工藝發展到28nm時SRAM就增加到100Mbits。如果考慮AI產品，SRAM估計更多。如何更好的測試SRAM就成為量產測試的重中之重。這也是推理晶片的最佳方案，也是晶片設計者在設計中應該努力追求的目標。
為了應對這一市場變化，新興儲存器PB的發貨量將比其它傳統儲存技術增長得更快，促使其營收增長到360億美元。之所以會發生這種情況，很大程度上是因為這些新興的儲存器將佔領當今主流技術（NOR快閃記憶體，SRAM和DRAM）的既有市場份額。新儲存器將取代分立儲存晶片和SoC中的嵌入式儲存器：包括ASIC，微控制器，甚至是計算處理器中的快取。
到2030年，3D XPoint儲存器收入將飆升至超過250億美元，這主要是因為該技術的售價低於它所取代的DRAM。這也解釋了為什麼離散MRAM / STT-MRAM晶片收入將增長到超過100億美元，或者說是2019年MRAM收入的近300倍。此外，預計電阻RAM（ReRAM）和MRAM將競爭取代SoC中的大量嵌入式NOR和SRAM，從而推動更大規模的收入增長。
目前，尚不清楚哪種儲存技術將成為這場戰鬥的贏家。相變儲存器（PCM），ReRAM，鐵電RAM（FRAM），MRAM和許多尚未成熟的技術，每種都有各自的競爭優勢和劣勢。目前處於競爭行列的有將近100家公司，這些公司包括晶片製造商、技術許可方、晶圓代工廠和工具和裝置製造商，幾乎覆蓋了半導體供應鏈的每個環節。它們每家都有應對這一市場競爭和變化的方案以及規劃。
如若某一天，某種通用儲存器或殺手級儲存器將能夠同時替代SRAM，DRAM和快閃記憶體。在可預見的未來，雖然下一代儲存技術仍然不能完全取代傳統儲存器，但它們可以結合儲存器的傳統優勢來滿足對利基市場的需求。
