揭秘三星 3奈米 GAA 技術

6月30日上午三星電子宣佈，基於3nm全環繞柵極（Gate-All-AroundT，簡稱 GAA）製程工藝節點的晶片已經開始初步生產。

三星電子首次實現GAA“多橋-通道場效應電晶體”（簡稱： MBCFET Multi-Bridge-Channel FET）應用打破了FinFET技術的效能限制，透過降低工作電壓水平來提高能耗比，同時還透過增加驅動電流增強晶片效能。

三星首先將奈米片電晶體應用於高效能、低功耗計算領域的半導體晶片，並計劃將其擴大至移動處理器領域。

三星電子Foundry業務部總經理崔時榮表示：一直以來，三星電子不斷將新一代工藝技術應用於生產製造中。例如：三星的第一個High-K Metal Gate （HKMG）工藝、FinFET 以及 EUV等。三星希望透過率先採用3nm工藝的‘多橋-通道場效應電晶體’（ MBCFET），將繼續保持半導體行業前沿地位。同時，三星將繼續在競爭性技術開發方面積極創新，並建立有助於加速實現技術成熟的流程。

技術設計最佳化，使PPA 收益更大化

3nm GAA技術採用了更寬通的奈米片，與採用窄通道奈米線的GAA技術相比能提供更高的效能和能耗比。3nm GAA技術上，三星能夠調整奈米電晶體的通道寬度，最佳化功耗和效能，從而能夠滿足客戶的多元需求。

此外，GAA的設計靈活性對設計技術協同最佳化（DTCO）非常有利，有助於實現更好的PPA優勢。與三星5nm工藝相比，第一代3nm工藝可以使功耗降低45%，效能提升23%，芯片面積減少16%；而未來第二代3nm工藝則使功耗降低50%，效能提升30%，芯片面積減少 35%。

與SAFE合作伙伴一起，提供3nm設計基礎設施和服務

隨著工藝節點變得越來越小，而晶片效能需求越來越高，IC設計師們需要面對處理海量資料，以及驗證功能更多、擴充套件更緊密的複雜產品的挑戰。為了滿足這些需求，三星致力於提供更穩定的設計環境，以幫助減少設計、驗證和批准過程所需的時間，同時也提高了產品的可靠性。

自2021年第三季度以來，三星電子一直透過與包括ANSYS、楷登電子、西門子和新思科技在內的三星先進晶圓代工生態系統SAFE（Samsung Advanced Foundry Ecosystem）合作伙伴的緊密協作，提供成熟的設計基礎設施，使其能夠在更短的時間內完善其產品。

Samsung Foundry 於今年4 月舉行的 CICC（定製積體電路會議）上發表了一篇關於設計技術協同最佳化的論文，即最佳化 3 奈米工藝的 PPA 與 GAA 電晶體應用，透過這篇文章，三星希望能夠幫助大家更好地理解即將量產的 3nm GAA 相關的技術。

三星表示，半導體晶片是眾多電晶體的集合體。因此，在詳細介紹之前，讓我們先談談作為半導體晶片基礎的電晶體。

電晶體是一個小開關。由於開關操作是指從按下開關到使用電流開啟和關閉燈的整個過程，而不是簡單地按下開關，因此電晶體操作是指當電晶體達到電流流動階段的過程導通，當電晶體關斷時電流不流動。電壓是開啟電晶體的關鍵力量。當透過施加電壓開啟電流通路時，電流從電壓高的地方流向電壓低的地方。這類似於當用力開啟水閘時，水如何在通道中從壓力高的地方流向壓力低的地方。

電晶體分為兩種，NMOS和PMOS。電晶體的 Si 場（圖［1］中的灰色區域）電壓絕對值高的區域稱為漏極，低值的場稱為源極。參見圖［1］和圖［2］

圖［1］ NMOS電晶體結構與開關比較：當電晶體透過向柵極施加一定量的電壓而導通時，電流從電壓高的漏極流向電壓低的源極。

圖［2］ NMOS 和 PMOS 電晶體操作：PFET 透過使用負電壓以與 NMOS 相反的方式工作。當負電壓施加到柵極時，它開始工作。漏極電壓也為負，因此電壓電平低於源極電壓。因此，電流從源極流向漏極。

如果是這樣，我們為什麼要把電晶體做得更小，把更多的電晶體放在一個晶片上呢？如前所述，電晶體處於開啟或關閉狀態。假設電晶體開啟狀態為1，關閉狀態為0，則可以透過電晶體表示由0和1組成的許多二進位制程式碼。此外，可以使用二進位制程式碼執行各種計算。透過這些計算，可以實現各種功能。更小的電晶體使我們能夠實現更多樣化的功能或製造具有相同效能水平的更小晶片。

那麼，電晶體只需要很小嗎？讓我們再次以開關為例。如果開啟和關閉一個開關需要不必要的“大力”，我們不能說這個開關是一個好的開關。同樣，一個電晶體，如果一個電晶體需要過大的電壓來讓相同的電流流過，就不能被認為是一個性能良好的電晶體。如果開關開啟時燈亮得晚，或者開關關閉時燈繼續亮，則該開關也不是一個好的開關。在電晶體的情況下，我們說低速或讓漏電流流動的電晶體是效能低的電晶體。

如果是這樣，那麼好的電晶體就是體積小、功耗低、效能高的電晶體。三個條件稱為 PPA（效能、功率和麵積）。高效能、低功耗、小面積電晶體的技術不斷髮展。

為了獲得最好的 PPA，我們不僅使電晶體更小，而且還改變了結構。在電晶體中，電流流過圖［1］中柵極和 Si（灰色區域）之間的接合面。我們稱這段通道為溝道。我們改變了結構，使通道形狀更有效。

如圖［3］所示，我們引領了三種類型的結構變化。隨著溝道寬度和邊數的增加，柵極控制溝道的能力也提高了。特別是對於平面型FET，隨著尺寸變小，漏極和源極之間的距離，即溝道長度會減小，從而導致不需要的效應（短溝道效應）。我們透過開發 FinFET 結構來解決這個問題，以允許柵極包裹溝道，這可以改善其控制。

此外，我們透過增加允許更多電流流動的溝道寬度來擴充套件電流流動溝道。此外，GAA 是在側面鋪設 FinFET 的鰭片（Si 場像魚鰭一樣隆起的區域）的片狀結構。將這些薄片垂直堆積起來，我們可以使更大的電流在具有相同水平面積的電晶體中流動。

圖［3］透過電晶體結構變化提高效能和功率

如圖［4］所示，GAA 在結構上分為兩種型別，線型和片型。對於奈米線GAA，必須堆疊更多的線層以增加總溝道寬度，這使得工藝更加複雜。為了克服這個問題，三星採用了具有更大寬度的片狀結構的GAA——MBCFET，而不是“線”。

圖［4］奈米線和奈米片結構

透過將電晶體施加的電壓乘以流過的電流來計算功率（功耗）。電晶體工作所需的電壓稱為工作電壓。我們一直在不斷努力透過降低工作電壓來提高電源效率。這個概念類似於可以使用較少功率開啟燈的開關如何更有效。

對於 MBCFET，我們透過結構改變改進了開關特性（開關控制能力），使所有四個側面都成為溝道。與具有改進功能的水龍頭一樣，僅使用少量功率即可關閉水，開關特性的改進使電晶體即使在低電壓下也能正常工作。結果，工作電壓降低，從而帶來更高的功率效率。

圖［5］工作電壓隨工藝技術發展的變化

我們需要根據設計製造具有不同電流量的電晶體。要調整電流量，需要增加或減少溝道寬度。採用 FinFET 結構，無法調整被柵極包圍的鰭片的高度。因此，為了增加整體溝道寬度，我們採用了一種方法，即在水平方向上增加鰭片的數量。然而，這種方法只能調整不連續的通道寬度。這是因為，當被柵極包圍的鰭的溝道寬度為α時，寬度只能以α的倍數減小或增加。

與 FinFET 高度不同，MBCFET 允許透過控制片寬來連續調整通道寬度，如圖［6］所示。

圖［6］ FinFET 和 MBCFET 溝道寬度調整以及根據調整的電流變化

儘管所有 PPA 都在隨著結構的變化而改進，但要利用這些優勢具有足夠的挑戰性。這是因為晶片中聚集了許多電晶體，設計佈局會影響這些 PPA，並且需要權衡效能、功率和麵積。例如，如果它們之間有一堵牆，即使是一個小開關也不能靠近放置。

此外，帶有更長和更復雜連線的更多開關會增加電阻並降低速度。如果我們不能同時擁有它們，我們別無選擇，只能在給定的情況下找到最佳條件。我們必須找到一種在不降低效能的情況下減小尺寸的方法，一種在相同尺寸下提高效能的方法，或者一種使用少量功率產生相同效能的方法。我們把從過程和設計的角度尋找最優的過程稱為DTCO（Design-Technology Co-Optimization）。DTCO 是一個整體流程，從工藝和設計兩方面尋找最佳點。

首先，我們從面積的角度來談談DTCO。簡而言之，這是一項以減少面積為重點的活動。此外，它還找到了一種減少面積的解決方案，同時最大限度地減少功率溢位或效能下降。請看下圖［7］、圖［8］、圖［9］。

圖［7］由兩個電晶體組成的電路圖

圖［8］根據電路圖搭建的 FinFET 結構電晶體

圖［9］ FinFET結構電晶體佈局（俯檢視）

減少面積的最簡單方法是將圖［9］中所有元素的大小從 1 最小化到 8。然而，這些元件中的每一個都需要最小的面積來實現它們的用途和工藝能力，而這些變化會改變影響效能的因素（電阻和電容）。因此，DTCO 透過考慮流程和設計來執行確定最佳尺寸和距離的活動。換言之，DTCO 是透過最佳化確保最小化區域的過程。

前文有提到，功率是電壓和電流的乘積。功率與效能密切相關。良好的效能是指透過讓大量電流流過可以提高電路執行速度的狀態。但是，效能與功率之間存在權衡關係。需要大量的電壓才能讓大量電流流動或更有效地控制電流。就像開啟渡槽需要比水龍頭更大的力一樣。

但是，我們需要一種方法來降低功耗，同時保持相同的效能水平。圖［10］（a）中的水龍頭似乎需要非常大的力才能開啟和關閉它。然後，我們需要用什麼力來開啟和關閉這個水龍頭？我們需要一個可以幫助我們的物品，例如圖［10］（b）中的把手和槓桿。

在晶片設計中也是如此。一個晶片要在低電壓下提供適當的功能，並且每個電晶體都能成功執行，它需要輔助電路。然而，由於即使水龍頭把手也有不同的形狀和材料，這些附加元件也具有不同的 PPA 強度。透過 DTCO，我們正在尋找和應用輔助電路以確保最佳 PPA。這是一個尋找最佳化的最低功率的過程。

圖［11］由於即使水龍頭把手具有不同的形狀和材料，這些附加元素也具有不同的 PPA 強度。透過 DTCO，我們正在尋找和應用輔助電路以確保最佳 PPA。這是一個尋找最佳化的最低功率的過程。圖［11］由於即使水龍頭把手具有不同的形狀和材料，這些附加元素也具有不同的 PPA 強度。透過 DTCO，我們正在尋找和應用輔助電路以確保最佳 PPA。這是一個尋找最佳化的最低功率的過程。

圖［10］要開啟水龍頭（A），需要輔助裝置，例如（B）中的把手。

圖［11］輔助電路的 PPA 分析

最後，我們來談談DTCO的效能。為保證高效能，需要透過DTCO儘量減少晶片設計過程中無意出現的影響效能的因素（電阻電容等）。讓我們舉一個抵抗的例子。當路徑更長和更窄時阻力會增加，這會導致效能下降。就像如果渡槽更窄或更長，相同數量的水流過渡槽需要更長的時間，如圖［12］所示。

圖［12］與渡槽的阻力比較（（b）中阻力最小，（c）中阻力最大）

圖［13］則顯示了電流流動的路徑，即佈線。如上例所示，當電流從 A 流向 B 時，減少路徑就是降低電阻，這可以提高效能。在圖［13］的 A 中，藍色層（第 1 層）和綠色層（第 2 層）只能分別提供縱向和橫向的路徑。這對於最短路徑設定是不合邏輯的。然而，在（b）中，藍色層（第 1 層）可以提供縱向和橫向的路徑。因此，可以使用短路徑來降低電阻。

圖［13］（a）每層提供單向路徑（b）提供雙向路徑

隨著電晶體變得越來越小，DTCO 活動的重要性也在增加。對於小而敏感的電晶體，即使是很小的變化也會產生重大影響。這就是為什麼強調 DTCO 在 MBCFET 中的重要性。現在，讓我們來看看 MBCFET 在 DTCO 方面的優勢。

直截了當，MBCFET 具有為 DTCO 提供更多潛力的實力。這意味著限制電晶體中 DTCO 活動的因素已減少。讓我們一一分析這些因素。

現有的電晶體，當溝道寬度增加或工作電壓降低時，部分效能下降是不可避免的。這是因為，正如在前文中所解釋的，它們是一種權衡關係。對於 MBCFET，我們透過降低效能惡化來增加 DTCO 活動的領域。

為了提高效能而增加溝道寬度可能會導致無意的效能損失。這意味著溝道寬度增加的效果並不完全導致效能提升。它是由結構元件之間發生的阻礙效能的因素（電阻和電容等）引起的。

簡而言之，這是結構變化之後不可避免的現象。由於這種現象的規模取決於結構，因此結構的差異會導致效能損失的大小不同。FinFET 和 MBCFET 有很大的結構差異。既然如此，效能損失的大小也存在差異。

如前所述，FinFET 需要多一個鰭來增加溝道寬度。因此，與MBCFET相比，它涉及到更大的結構變化。在圖［14］中，你可以看到，與增加一個渡槽（ aqueducts）的寬度相比，建造另一個渡槽涉及形成不必要的結構（黃色區域），儘管兩個渡槽的寬度相同。在 FinFET 中，更大的效能損失是由結構變化引起的。MBCFET 克服了這一限制，因為它不需要像鰭這樣的額外結構來調整寬度。

圖14：兩種寬度相同的渡槽

解釋了降低工作電壓以實現低功耗的目標。還透過水閘和水龍頭的示例解釋說，低工作電壓也會減少流動的電流量。然而，由於 MBCFET 具有比 FinFET 更寬的溝道，因此即使在低工作電壓下，MBCFET 中流動的電流量也更大。這就像當水管本身更寬時，即使稍微開啟水龍頭也會流出更多的水。對於 MBCFET，透過讓大量電流在低工作電壓下流動，效能損失已降至最低。

減少變化帶來的效能損失並不是全部。如前文所述，使用 MBCFET 可以連續調整溝道寬度。除了提供更符合設計所需水平的溝道寬度外，還有助於最佳化溝道寬度調整。

基於上述優點，DTCO 獲得了更大的潛力。正如您在圖［15］中看到的，MBCFET 與 FinFET 不同，它可以透過 DTCO 找到並轉移到其簡單活動範圍之外的 PPA 領域。此外，如圖［16］所示，可以使用從 NS1 到 NS4 的各種通道寬度和改進的效能。此外，透過降低工作電壓，可以進一步降低功耗。

圖［15］按設計目的劃分的 PPA 水平（HD（高密度）/HP（高效能））