DDR5 記憶體在幾個月前才成為主流，但三星已經處於下一代 DDR6 記憶體的早期開發過程中。

在韓國水原舉行的一次研討會上，三星測試和系統封裝 （TSP） 副總裁透露，隨著未來記憶體本身效能的擴充套件，封裝技術需要不斷髮展。該公司證實，他們已經投入下一代 DDR6 記憶體的早期開發階段，該記憶體將使用 MSAP 技術。

據三星稱，MSAP 已被其競爭對手（SK 海力士和美光）用於 DDR5。那麼 MSAP 有什麼新功能呢？嗯，MSAP 或改進的半加法工藝允許 DRAM 製造商建立具有更精細電路的記憶體模組。這是透過在先前未觸及的空白空間中塗覆電路圖案來實現的，從而實現更好的連線和更快的傳輸速度。下一代 DDR6 記憶體不僅將利用 MSAP 來增強電路連線，還可以適應將被合併到 DDR6 記憶體中的層數增加。

相關媒體報道指出，之前的tenting方法只在圓形銅板將要形成電路圖案的區域進行塗覆，而將其他區域蝕刻掉。

但在 MSAP 中，除了電路之外的區域都經過塗層處理，而空白區域則進行了電鍍，從而可以實現更精細的電路。三星副總裁說，隨著儲存晶片容量和資料處理速度的增加，封裝的設計必須適應這一點。Ko說，隨著層數的增加和工藝變得更加複雜，記憶體封裝市場也有望成倍增長。

在扇出方面，另一種將 I/O 端子置於晶片外部以使晶片變得更小同時保持球佈局的另一種封裝技術，三星同時應用了扇出晶圓級封裝 （FO-WLP） 和風扇面板級封裝 （FO-PLP）。

三星預計其 DDR6 設計將在 2024 年完成，但預計 2025 年之後不會商用。在規格方面，DDR6 記憶體將是現有 DDR5 記憶體的兩倍，傳輸速度高達 12，800 Mbps（JEDEC ） 和超頻速度超過 17，000 Mbps 範圍。目前，三星最快的 DDR5 DIMM具有高達 7，200 Mbps 的傳輸速度，因此在 JEDEC 上提高了 1。7 倍，在下一代記憶體晶片的超頻速度下提高了 2。36 倍。至於每個模組的記憶體通道數量，DDR6 也將增加一倍，四個 16 位通道由 64 個記憶體庫連線。

至於標準方面，三星表示，DDR6 標準的開發已經開始，並將得到 JEDEC 的協助，JEDEC 是一個由 300 多名成員組成的半導體工程組織，其中包括一些世界上最大的計算機公司。

話雖如此，記憶體製造商已經強調了在未來將高達 DDR5-12600 的速度，因此 DDR5 絕對具有消費平臺的潛力。隨著 AMD 的 Zen 4 和英特爾的 Raptor Lake CPU 平臺的推出，預計今年晚些時候 DDR5 記憶體模組會更快、更最佳化。

Samsung 還透露了一些關於GDDR6 標準的後續資訊，該公司可能正在開發GDDR6+ 標準，提供高達24 Gbps 的速度，比目前GDDR6 標準提供的18 Gbps 更快，GDDR6+ 將使用Samsung 1z nm 製程製造。

根據之前的報道GDDR7 標準也在Samsung 的路線圖上，GDDR7 主要將記憶體頻寬增加到32 Gbps，並加入即時錯誤保護功能，不過Samsung 沒有提供近一步的技術資料與路線圖時間。另外，Samsung 將會在2022 年第二季開始大量生產HBM3 （High-Bandwidth-Memory Gen3） 記憶體。

雖然上述記憶體技術距離實際應用到產品上並且公開販售仍需要一段時間，不過時代總會不斷向前進，科技也是，希望科技發展的同時也能兼顧平價，先講求不傷荷包，再求速度。

關於DDR 6，我們可能面臨的挑戰

DDR 的引入可以說是電子行業進入高速數字化的時期。當然，ECL 邏輯元件發揮了作用，但 DDR 儲存器一直是一個典型的例子，表明資料速率隨著時間的推移而穩步提高。DDR5 的應用仍在推進中，但業界已經在展望 DDR6 RAM。這讓我想到了應用研究人員在電信中所扮演的基本角色，在 5G 部署完成之前，工程師已經在為 6G 進行開發。

在 DDR3 之前，設計人員需要考慮設計以適應建立和保持時間以及總線上的受控阻抗。直到 DDR3 資料速率的高階為止，色散補償都不是這樣的問題，因為抖動開始成為訊號解釋中的主要問題。在低電平訊號中看到的相對較小的抖動將大到足以關閉 DDR3 訊號的眼圖。因此，更新了 JEDEC 標準以提供 DDR4 眼圖的設計容差。

DDR5 採用了高階 DDR4 資料速率，並透過使匯流排更快而不是更寬而再次將其翻倍。在佈置並行單端網路方面，您仍在處理 DDR4 佈線挑戰，但這些通道要短得多。匯流排也將執行得足夠快，以至於誤碼主要由接收器處的反射損耗、任何層轉換處以及色散引起。較短的通道有效地降低了總插入損耗，但回波損耗色散 需要透過極高頻寬的極其精確的互連阻抗設計來補償。

對於 DDR5，資料傳輸在具有雙向通訊的單端網路上以短脈衝形式發生。全速時鐘允許在互連的每一端在讀取和寫入之間切換。一切都必須非常快速地切換，這需要無可挑剔的 PDN 設計來儘可能地抑制抖動。典型電路板上的 PDN 阻抗只能變得如此之低，而且 DDR5 中的低訊號電平（最大 1。1 V）對數字訊號施加了非常嚴格的紋波/抖動限制。這些以反射為主的通道問題和疊加在低電平訊號上的低紋波要求現在迫使控制器在 DDR5 介面中使用均衡，以補償訊號失真和符號間干擾 （ISI）。請注意，這種均衡已經用於高速差分序列標準（例如，SerDes 通道中的 LVDS）。

DDR5 中還有許多其他設計挑戰需要考慮，但上面列出的挑戰可以說是最大的挑戰。

那麼DDR6記憶體呢？

與前幾代產品一樣，DDR6 RAM 旨在將 DDR5 的最大資料速率提高一倍。如果您正在為 DDR6 RAM 創新模組，仍然有很多未解決的問題。人們普遍認為匯流排不會更寬，而且 DDR5 的速度已經快到足以撞上所謂的“記憶體牆”。這使得調製（例如 PAM 或 QAM）成為提高資料速率超過完全模擬通道（例如 100G 乙太網）的最後可用選項。

由於進入模擬高速通道會破壞我們對 DDR 的瞭解，您可能會看到 PAM 或 QAM 與控制器中嵌入的一些專有均衡方案相結合。雖然主要挑戰在於 IC 設計人員，但當我們檢視 DDR6 RAM 通道中使用的高頻寬訊號時，電路板設計人員仍有許多需要解決的問題。

DDR6 RAM 中的挑戰主要發生在晶片級，但 DDR5 中相同的板級挑戰也適用於 DDR6 RAM。我上面提到的 DDR5 中的電源完整性挑戰不會在 DDR6 RAM 中消失。一旦對 DDR6 訊號施加調製，DDR6 的電源完整性挑戰就是將平坦的 PDN 阻抗擴充套件到更高的訊號頻寬。將平坦的 PDN 阻抗擴充套件到更高的頻率就是要使 Tx 側的抖動保持在較低水平，從而使 Rx 側的 ISI 保持足夠低，以便可以透過均衡來解析訊號。DDR5 模組的板載電源管理 IC 可能還會出現在 DDR6 RAM 模組上，以幫助調節整個模組的電源。

嵌入式系統設計人員可能會落後於 DDR5/6 使用者。與使用模組（PC 和伺服器）的系統相比，它們將擁有更輕鬆的時間，因為聯結器處的損耗被消除並轉移到球/模具級別。然而，更小的空間對於嵌入式設計師來說是一把雙刃劍。這些系統更小，因此他們已經希望將記憶體 IC 安裝在靠近系統控制器的板上。然而，由於空間更小，他們現在更難以處理電路板部分之間的輻射 EMI。

像在不同功能塊之間進行遮蔽這樣簡單的東西對於嵌入式和 PC/伺服器都是有用的。在這裡，我們正在討論兩種可能的遮蔽型別：

高頻寬隔離結構。可以調整這些結構以提供高達高頻的高隔離度。它們佔據了表層的空間，但這些結構比調諧到更高頻率時變得更小。這是嵌入式系統的一個選項，其中 RAM IC 與控制器放置在同一塊板上。

不同層的創意路由。您可以利用內部平面來防止主機板上不同 DDR 匯流排之間的串擾。一旦你突破了模組的聯結器，模組可能與其他電路足夠遠，串擾不再是問題。