芯耀輝餘成斌：打造最強先進製程介面IP戰略

2021年10月14-15日，第十九屆中國通訊積體電路技術應用研討會暨青島微電子產業發展大會（CCIC 2021）於青島召開。大會邀請了多位兩院院士、行業大咖、科研專家、企業專家在內的重量級嘉賓出席大會並做演講報告。

芯耀輝聯席CEO餘成斌教授作為重要嘉賓，帶來了《後摩爾時代－國產IP產業的發展趨勢》主題演講。演講後，餘成斌教授接受了芯榜等媒體的採訪。

芯耀輝作為一家IP新銳公司，已具有十幾二十年量產跨工藝、多產品、多應用驗證的IP和完整的前後端服務的經驗和能力。後摩爾時代：晶片IP將結合先進工藝、先進封裝、智慧協同自動設計，成為撬動整個晶片產業發展的支點。

摩爾定律在先進半導體工藝上雖然還在延續，從7nm、5nm正步入3nm，但從多個性能指標的角度可以看到，天花板正趨向於平緩，單晶片的良率會隨著die面積的增長更快的降低，在更先進的工藝上，研發成本和時間增加巨大。面對這些產業的挑戰，目前全球只有Intel、samsung和TSMC還正在致力研發及生產7nm及以下的工藝。

晶片製程工藝正在進入後摩爾時代。芯耀輝餘成斌教授分享後摩爾時代IP發展將沿著延續摩爾、擴充套件摩爾和超越摩爾的三個方向。

1、延續摩爾：IP的增速是IC市場增速的2倍，而介面IP市場增速又是整個IP市場增速的2倍。根據IPnest資料，介面IP過去5年到未來5年的全球年均複合增長率16%，而中國市場增長率更遠超於此。儘管介面IP市場前景廣闊、增長迅速，但我們國內市場自給率尚不足10%，可見介面IP已成為晶片設計上游的核心關鍵“卡脖子”技術。從熱門細分市場也可以看出，5G、汽車電子、IoT、AI、雲計算等領域，都需要多種不同協議的介面IP。面對這些客戶，我們必須圍繞他們的需求解決問題，在先進工藝建立IP庫及IP子系統，透過全方位驗證，加速SoC開發，助力SoC量產，為客戶賦能。

2、擴充套件摩爾：Chiplet將是擴充套件摩爾IP的發展主要技術，實際是先進封裝技術+介面IP技術，可以看到，SoC的成本是最高的，Chiplet將取得在效能、die功耗和成本的平衡。Chiplet需要介面IP也稱為高速D2D連線，序列模式如56G/112G SerDes，並行的連線如HBI和HBM。D2D設計更需要更最佳化的SIPI設計和驗證，多晶片SIP ESD保護，PVT檢測和自動調準等驗證量產解決方案。

3、超越摩爾：IP必須涵蓋更加複雜的功能子系統、擁有更高的適配性、智慧化自動化以及高抽象層次和高精度的系統級模型和自適應介面，從而將是新一代EDA＋IP+AI協同自動設計的新時代，這將打破常規從頂層系統抽象到底層物理實現方法論的革新，來滿足未來複雜系統的智慧化應用、高度異構整合晶片高速實現的需求、打破系統晶片的設計和驗證工作量巨大，複雜性高及週期耗時不斷增長的瓶頸。這也將是IP發展超越摩爾打破常規的方向。

芯耀輝高速介面IP，賦能產業升級

芯耀輝當前擁有覆蓋全線高速介面IP，並提供底層製程定製化，整合設計自動化賦能到系統驗證、產品整合等全流程的支援。DDR PHY的開發面臨著資料的串擾、相位對齊、訊號採集、時鐘的架構等技術難點。芯耀輝則從可靠的SI（訊號完整性）和PI（電源完整性）分析、高可靠性訓練設計、高效能DDR IO設計和多頻點快速切換4方面入手，突破了這些技術瓶頸。

目前，公司的研發團隊正在集中力量自主開發覆蓋14/12奈米及以下的先進工藝IP，以創新IP技術賦能產業升級。芯耀輝以“經市場驗證的自主研發創新能力+與行業領導者獨家深度合作加速技術積累”的雙輪驅動發展模式，將做面向未來的技術研發，從晶片設計的源頭為硬科技加速賦能，助力中國半導體產業開啟創“芯”之路。