芯東西（公眾號：aichip001）

編譯 |

高歌

編輯 |

溫淑

芯東西5月11日訊息，上週四，韓國半導體巨頭三星宣佈，其下一代2。5D封裝技術I-Cube4即將上市，該技術提升了邏輯器件和記憶體之間的通訊效率，整合1顆邏輯晶片和4顆高頻寬記憶體（HBM）。

另外，該技術還在保持效能的前提下，將中介層（Interposer）做得比紙還薄，厚度僅有100μm，節省了晶片空間。

加拿大電氣工程技術專家阿德里安·吉本斯（Adrian Gibbons）對I-Cube4作了較為詳細的解讀。

一、高效能計算需求不斷提升，封裝設計難度提高

在過去的幾年中，高效能計算（HPC）領域的需求一直在穩定增長，ML（機器學習）在5G邊緣的應用更是加大了這一需求。

過去的幾年，在3D NAND等器件中，2。5D和3D晶片堆疊正在逐步取代傳統IC封裝設計。

據阿德里安介紹，相比傳統的封裝技術，2。5D封裝技術具備三項關鍵優勢，分別是較低的晶片空間（footprint efficiency）、優秀的熱管理和更快的執行速度。

當下，在超算、資料中心等領域，CPU、GPU的核心數量不斷增加，熱管理的難度也在不斷提升。

三星的新型I-Cube4封裝技術包含4個HBM和1個邏輯晶片，透過異構整合，提升了邏輯和記憶體之間的訪問速度與電源效率，並能夠應用於高效能計算、AI、5G、雲等多種應用。

▲中介層可堆疊實現高頻寬記憶體介面（來源：Bo Pu）

二、三星控制中介層厚度，降低互連

中介層是多個晶片模組或電路板傳遞電訊號的管道，也是插口或接頭之間的電訊號介面。

一般來說，隨著晶片複雜度的提升，矽底中介層也會越來越厚，但I-Cube4的中介層厚度僅有100μm，提升了產品效能。

據阿德里安介紹，I-Cube4的2。5D封裝技術降低了空間佔用和功率損耗，也使互連較小，加強了產品的熱管理。

另外，HBM通道中的電訊號完整性也是一個關鍵引數。透過將基準眼圖掩模應用到電訊號的眼圖（Eye masks）上，可確定實際電路的傳輸質量，是評估訊號完整度的最佳方式之一。

所以三星的研究人員採用該方法比較了兩種不同的圖層拓撲（layer topologies），以評估最佳效能，還將兩種不同結構下的走線（trace）寬度和各走線之間的距離進行了比較。

▲眼圖的6毫米走線（左）和9毫米走線（右）（來源：Bo Pu）

透過研究，三星研究人員發現，兩種結構在3 m處的效能相似，是其走線之間最小距離的3倍，遵循被稱為3W的佈線原則。這是因為在PCB設計中，走線之間會產生干擾，應保證線間距足夠大。當線中心間距不少於3倍線寬時，則可保持70%的電場不互相干擾，這種佈線規則稱為3W原則。

最後，三星還針對I-Cube4開發了無模具架構（mold-free structure），透過預篩選測試，在製造過程中找出缺陷產品，從而有效地提升成品率。另外，這也減少了封裝步驟，節省了成本並縮短了週轉時間。

三、寄生引數或影響其產品效能

不過阿德里安提到，I-Cube4為了獲得高計算效能，需要HBM儘可能地接近邏輯晶片，這也造成了寄生引數（parasitic parameter）的出現。

雖然寄生引數一般出現在PCB板的設計中，主要產生的原因是電路板和器件自身引入的電阻、電容、電感等互相干擾，但這一問題也會出現在晶圓層面上。這些寄生引數會影響產品的效能，使其無法達到設計數值。

此外，過薄的中介層也容易出現彎曲或翹起等現象。據三星官網介紹，三星的研究人員透過選擇合適的中介層材料與厚度，解決了這一問題。

三星代工部門市場戰略高階副總裁Moonsoo Kang認為，I-Cube4的開發對三星的客戶至關重要。他說：“隨著高效能計算的爆炸式增長，提供一種具有異構整合技術的整體封裝解決方案至關重要，I-Cube4提高了晶片的整體效能和電源效率。”

▲I-Cube4封裝結構渲染圖（來源：三星）

結語：I-Cube4或提高其晶圓代工實力

封裝技術作為晶片製造的最後一道工序，既可以防止空氣中的雜質腐蝕晶片電路，也是晶片與外部電路的橋樑，直接影響著晶片散熱等效能。

一方面，儲存頻寬較低，儲存與邏輯晶片之間存在一堵“記憶體牆”；另一方面，高效能處理器的結構越來越複雜，生產效率較低。

為了解決這些問題，臺積電、英特爾、三星等晶片巨頭都在加速對封裝技術的部署，三星本次推出的I-Cube4意味著其封裝技術的再一次進步，可以提升三星代工業務的晶片良品率、降低封裝成本，或將從整體上提升其晶圓代工業務的競爭力。