選自IBM BLOG

作者：

Brent Anderson 等

機器之心編譯

編輯：澤南、杜偉

下一次晶片工藝的技術突破要來了。

「垂直電晶體技術突破可以幫助半導體行業繼續其前進道路，實現重大改進，包括全新的晶片架構，待機時間長達一週的手機，更低能耗的 IoT 裝置等等。」本週二，IBM 和三星提出了一種全新晶片製造工藝 VTFET，相比 FinFET 可以有兩倍效能提升，或者減少 85% 能耗。

在試圖把更多電晶體裝入有限空間的努力過程中，VTFET 工藝解決了許多以往解決不了的效能障礙。它還能讓電晶體使用更大的電流，同時減少了能源浪費。

VTFET 為延續摩爾定律找到了一條途徑，不知這種工藝何時能夠落地，製成晶片落到我們的手中。

早在 1965 年，計算機科學家戈登 · 摩爾（Gordon Moore）首先提出假設：積體電路上可以容納的電晶體數目在大約每經過 18 個月便會增加一倍，同時計算機的執行速度和儲存容量也翻一番。這就是半導體領域著名的摩爾定律。當前，可以塞進單個晶片的電晶體數量幾乎達到了極限。

圖源：wikipedia

但與此同時，計算系統的前進道路並沒有放緩。動態 AI 系統已準備好為人們生活的方方面面（從道路安全到藥物發現和先進製造）提供動力，這就需要未來出現效能更強大的晶片。因此，為了延續摩爾假設的速度和計算能力的進步，我們需要製造具有多達 1000 億個電晶體的晶片。

IBM 研究院與三星合作，在半導體設計方面取得了突破性進展，聲稱有助於摩爾定律在未來幾年保持活力，並重塑半導體行業。他們提出了一種在晶片上垂直堆疊電晶體的新方法，稱為垂直傳輸奈米片場效應電晶體（Vertical-Transport Nanosheet Field Effect Transistor， VTFET）。如下為 VTFET 晶圓示意圖：

在新的維度：重新定義摩爾定律的邊界

當今，主流的晶片架構採用橫向傳輸場效應電晶體（FET），例如鰭式場效應電晶體（FinFET），因矽體類似魚背鰭而得名。finFET 在設計上沿著晶圓表面對電晶體分層，電流沿水平方向流動。與這類設計不同的是，VTFET 是在

垂直於矽晶圓的方向上將電晶體分層，並允許電流在堆疊電晶體中上下流動。

下圖為接通電流時，VTFET（左）和橫向 FinFET（右）電晶體組合結構的並排比較。

這種新的設計方法透過放寬電晶體門長度、間隔厚度和觸點尺寸的物理限制來解決縮放（scaling ）障礙，並在效能和能耗方面對這些功能進行最佳化。

下圖（左）為 VTFET 設計師和專案經理 Brent Anderson，（右）為硬體技術專家和主要研發成員 Hemanth Jagannathan，他們在展示 VTFET 晶圓。

圖源：Connie Zhou

透過 VTFET，IBM 和三星成功地證明了在 CMOS 半導體設計中，探索奈米片技術以外的縮放效能是可能的。在這些先進的節點上，與按比例縮放的 FinFET 替代方案相比，VTFET 能夠提供兩倍的效能提升或者減少高達 85% 的能耗。

今年 5 月，IBM 就釋出了全球首款採用 2nm 製程工藝的晶片，每平方毫米容納 3。33 億個電晶體，號稱可以將 500 億個電晶體整合到一個指甲大小的晶片上。據當時的介紹，IBM 這款 2nm 晶片的電晶體採用的 three-stack GAA 設計。

此次，VTFET 延續技術創新，用垂直堆疊電晶體的方法打開了新的可能。

探索更多空間

過去，設計師透過縮小柵極間距和佈線間距將更多電晶體封裝到晶片上。這種適合所有元件的物理空間被稱為接觸式柵極間距（Contacted Gate Pitch， CGP）。縮小柵極和佈線間距的能力使得積體電路設計師將裝置中能夠容納的電晶體從數千個增加至數百萬乃至數十億。

然而，即使是採用最先進的 FinFET 技術，間隔、柵極和觸點的空間依然是有限的。一旦達到 CGP 的極限，也就沒有擴充套件的空間了。

在晶圓上水平排列層的 FET 配置。需要使用圖中藍色虛擬隔離門來隔離浪費空間分離相鄰電路。

VFET 配置在晶圓上的垂直排列層，透過縮小柵距和消除虛擬隔離柵顯著提高了密度。

由於垂直定向電流、柵極、空間和觸點不再受傳統方式的限制，我們有了更多空間擴充套件 CGP，同時保證了健康電晶體、觸點和隔離（隔離和淺溝槽隔離，STI）的位置。由於擺脫了橫向佈局和電流方向限制，我們能夠使用更大的源 / 漏觸點來增加器件上的電流。

我們還可以選擇柵極長度來最佳化器件引導電流和洩漏，而隔離層厚度可以獨立最佳化以降低電容。我們無需被迫在柵極、隔離和觸點尺寸之間進行權衡，這可以提高電晶體速度並降低功耗。

VTFET 另一個關鍵的特性是能夠將 STI 用於相鄰電路隔離，以實現零擴散中斷（ZDB）隔離，而不會損失有源柵極間距。相比之下，橫向傳輸的 FET 電路密度受到電路隔離所需的單雙擴散的影響，這會影響進一步縮小電晶體尺寸的能力。

未來晶片設計的方向

在 Albany 實驗室。

即使是在十年以前，我們也能感受到橫向架構會在激進的柵極間距下達到規模限制，實際上在晶片中的所有的元件都已接近極限。IBM 提出的方式旨在尋找打破這些障礙的途徑。

由於柵極間距比生產中已知的任何產品都更加激進，且矽晶片柵極間距低於 45 nm 的 CMOS 邏輯電晶體。IBM 相信，VTFET 設計代表著構建下一代電晶體的巨大飛躍，這將使未來幾年出現更小、更強大和更節能的裝置。

參考內容：

https：//www。youtube。com/watch？v=OF3Zwfu6Ngc&t=1s

https：//research。ibm。com/blog/vtfet-semiconductor-architecture？lnk=ushpv18nf1