繼4月5日公開“一種晶片堆疊封裝及終端裝置”專利後，華為技術有限公司近日又公開了2項晶片相關的發明專利。

△Source：國家智慧財產權局網站截圖

“一種多晶片堆疊封裝及製作方法”

該專利涉及晶片技術領域，不僅能夠解決多晶片的應力集中問題，還能夠以進行更多層晶片的堆疊。

△Source：國家智慧財產權局網站截圖

該多晶片堆疊封裝包括：

沿第一方向堆疊設定的第一晶片（101）和第二晶片（102），其中所述第一晶片（101）內沿所述第一方向開設有第一導電通孔（31），所述第二晶片（102）內沿所述第一方向開設有第二導電通孔（32）；

設置於所述第一晶片（101）和所述第二晶片（102）之間的第一再佈線層（21），且所述第一再佈線層（21）的兩側分別與所述第一晶片（101）的表面和所述第二晶片（102）的表面固定，其中所述第一導電通孔（31）和所述第二導電通孔（32）透過所述第一再佈線層（21）導通，所述第一導電通孔（31）和所述第二導電通孔（32）錯開設定。所述多晶片堆疊封裝及製作方法用於晶片的製造。

“晶片堆疊封裝結構及其封裝方法、電子裝置”

該專利為一種晶片堆疊封裝結構（100）及其封裝方法、電子裝置（1），涉及電子技術領域，用於解決如何將多個副晶片堆疊單元（30）可靠的鍵合在同一主晶片堆疊單元（10）上的問題。

△Source：國家智慧財產權局網站截圖

晶片堆疊封裝結構（100），包括：

主晶片堆疊單元（10），具有位於第一表面上的絕緣且間隔設定的多個主管腳（11）；

第一鍵合層（20），設置於第一表面上；第一鍵合層（20）包括絕緣且間隔設定的多個鍵合組件（21）；

多個鍵合組件（21）中的每個包括至少一個鍵合部（211），任意兩個鍵合部（211）絕緣設定，且任意兩個鍵合部（211）的橫截面積相同；

多個鍵合組件（21）分別與多個主管腳（11）鍵合；

多個副晶片堆疊單元（30），設置於第一鍵合層（20）遠離主晶片堆疊單元（10）一側的表面；

副晶片堆疊單元（30）具有絕緣且間隔設定的多個微凸點（31）；

多個微凸點（31）中的每個與多個鍵合組件（21）中的一個鍵合。

01

堆疊技術競爭激烈

臺積電/三星/英特爾等火力全開

據瞭解，3D堆疊技術是利用堆疊技術或透過互連和其他微加工技術在晶片或結構的Z軸方向上形成三維整合，訊號連線以及晶圓級，晶片級和矽蓋封裝具有不同的功能，針對包裝和可靠性技術的三維堆疊處理技術。

該技術用於微系統整合，是在片上系統（SOC）和多晶片模組（MCM）之後開發的先進的系統級封裝製造技術。

當前，臺積電、英特爾、三星等國際半導體廠商都開發了自己的3D晶片封裝技術。

例如，英特爾於2018年底推出了業界首創的3D邏輯晶片封裝技術——Foveros；三星在2018年推出了名為“X-Cube”的3D IC封裝技術；臺積電則將旗下SoIC、InFO及CoWoS等3D IC技術平臺進行整合，並命名為“3D Fabric”。

今年3月初，蘋果釋出了迄今為止最強大的晶片——M1 Ultra，該晶片整合了兩塊M1 Max晶片，包含高達1140億個電晶體，而這也再次說明了先進封裝技術方向的正確性。

在晶片堆疊封裝領域，面對高手林立的競爭者，華為似乎也早已加入“戰局”。

02

緩解成本壓力

華為公開晶片堆疊封裝專利

資訊顯示，華為此次公開的2項專利申請時間均為2019年。而事實上，早在2012年，華為便向國家智慧財產權局申請了一項名為“晶片堆疊封裝結構”的發明專利。這意味著，華為對晶片堆疊封裝的研究在2012年甚至更早的時間就已開始。

△Source：國家智慧財產權局網站截圖

今年3月底，華為首次公開確認晶片堆疊技術。

華為輪值董事長郭平在3月28日舉行的華為2021年年報釋出會上表示，未來華為可能會採用多核結構的晶片設計方案，以提升晶片效能，同時採用面積換效能，用堆疊換效能，使得不那麼先進的工藝也能持續讓華為在未來的產品裡面，能夠具有競爭力。

幾天後（4月5日），華為正式公開了“一種晶片堆疊封裝及終端裝置”專利，涉及半導體技術領域，其能夠在保證供電需求的同時，解決因採用矽通孔技術而導致的成本高的問題。

據悉，這種晶片堆疊工藝有望比現有的晶片堆疊方法便宜得多。該技術將幫助華為繼續使用較老的成熟工藝技術開發更快的晶片。

全球半導體觀察