（報告出品方/作者：招商證券，鄢凡、曹輝）

一、薄膜沉積是晶片製造的關鍵工藝，薄膜種類多與工藝複雜性構築高壁壘

1、晶片是由數層薄膜堆疊而成，薄膜沉積是晶片前道製造中的“加法工藝”

晶片是由一系列有源和無源電路元件堆疊而成的 3D 結構，薄膜沉積是晶片前道製造的核心工藝之一。從晶片擷取 橫截面來看，晶片是由一層層奈米級元件堆疊而成，所有有源電路元件（例如電晶體、儲存單元等）集中在晶片底 部，另外的部分由上層的鋁/銅互連形成的金屬層及各層金屬之間的絕緣介質層組成。晶片前道製造工藝包括氧化擴 散、薄膜沉積、塗膠顯影、光刻、離子注入、刻蝕、清洗、檢測等，薄膜沉積是其中的核心工藝之一，作用是在晶 圓表面透過物理/化學方法交替堆疊 SiO2、SiN 等絕緣介質薄膜和 Al、Cu 等金屬導電膜等，在這些薄膜上可以進行 掩膜版圖形轉移（光刻）、刻蝕等工藝，最終形成各層電路結構。由於製造工藝中需要薄膜沉積技術在晶圓上重複 堆疊薄膜，因此薄膜沉積技術可視為前道製造中的“加法工藝”。

薄膜沉積是決定薄膜效能的關鍵，相關工藝和裝置壁壘很高。晶片製造的關鍵在於將電路圖形轉移到薄膜上這一過 程，薄膜的效能除了與沉積材料有關，最主要受到薄膜沉積工藝的影響。薄膜沉積工藝/裝置壁壘很高，主要來自： 第一，晶片由不同模組工藝整合，薄膜沉積是大多數模組工藝的關鍵步驟，薄膜本身在不同模組/器件中的效能要求 繁多且差異化明顯；第二，薄膜沉積工藝需要滿足不同薄膜效能要求，新材料出現或器件結構的改變要求不斷研發 新的工藝或裝置；第三，更嚴格的熱預算要求更低溫的生長工藝，薄膜效能不斷提升要求裝置具備更好整合度，另 外，沉積過程還要考慮沉積速率、環境汙染等指標。下面幾節，我們從薄膜種類與應用、晶片製造模組工藝、效能 指標等角度來闡釋薄膜沉積行業的高壁壘。

2、薄膜主要分為半導體、介質、金屬三大類，薄膜種類針對不同場景有不同側重

常見的薄膜主要分為半導體、介質、金屬/金屬化合物薄膜三大類，特點在於沉積材料與不同場景下應用的複雜多樣， 並且材料的進步伴隨製程等的演變，推動薄膜沉積工藝/裝置不斷研發。

1）半導體薄膜：應用範圍有限，主要用於製備源/漏極的溝道區、單晶外延層和 MOS 柵極等。分為單晶矽、多晶矽、 非晶矽等，其中多晶矽（Poly-Si）主要用於 MOS 的柵極等，單晶矽一般採用外延法制備，在單晶表面生長出完全 排列有序的單晶體層，非晶矽/鍺矽（α-Si/SiGe）主要用於光伏領域和填充半導體前段工藝源/漏的溝道區。

2）介質薄膜：應用範圍最廣泛，主要用於前段的淺槽隔離、柵氧化層、側牆、阻擋層、金屬層前介質層，後段的金 屬層間介質層、刻蝕停止層、阻擋層、抗反射層、鈍化層等，也可以用於硬掩膜。介質薄膜是一類具備絕緣性質的薄膜，主要用來掩蔽晶片任何器件/金屬間雜質相互擴散，因此應用範圍最為廣泛。介質薄膜沉積主要需要考慮薄膜 厚度、臺階覆蓋率、緻密性等。最常見的介質薄膜包括氧化矽、氮化矽、低/高介電常數材料等。

摻雜的/不摻雜的 SiO2：應用最廣泛的介質薄膜，最主要用於淺槽隔離（Shallow Trench Isolation，STI）、多 晶矽柵的柵氧化層與側牆、層間介質層、阻擋層、硬掩膜等。由於 Si 元素豐富且 SiO2 擁有高熔點，允許更寬的工 作溫度範圍，因此 SiO2應用最廣泛。沉積過程中，SiO2要求足夠薄，防止應力作用產生裂紋，同時要滿足一定臺階 覆蓋率要求，尤其是在電極引線和元件互連時的覆蓋率。SiO2 可以通入矽烷與氧氣製備，也可以通入 TEOS （Si（OC2H5）4，四乙氧基矽烷）與氧氣/臭氧製備，TEOS-SiO2 的薄膜效能更好；而在 SiO2 中摻入雜質可以形成例如 對特定離子更好的隔離效果、使薄膜具備更好的填孔能力等特性，常見的如在 SiO2 中摻入磷雜質形成磷矽玻璃 （Phospho-silicate Glass，PSG）或者同時摻入磷雜質和硼雜質形成硼磷矽玻璃（Boro-phospho-silicate Glass， BPSG），一般用於金屬前介質層（Pre-metal dielectric，PMD）；也可以摻入 N 元素形成氮氧化物，可用於柵氧化 層、硬掩膜、抗反射塗層等；

SiN/Si3N4：絕緣效能好，用於鈍化層、刻蝕停止層、硬掩膜、側牆等工藝。Si3N4 的特點是相較 SiO2 的結構更 緻密、化學穩定性高，因此更適合用於鈍化層和刻蝕停止層等用於掩蔽離子擴散，製備難點在於顆粒的控制；但 Si3N4 的介電常數很高，一般不作為層間介質（intern-metal dielectric，ILD），否則會導致導體之間產生大的電容；

低介電常數（k）介質：在後段 PMD 中用來替代傳統 SiO2。後段金屬層級金屬層間介質中，電路導線電阻用 R 表示，寄生電容用 C 表示，由於 R 與導體的橫截面積呈反比，C 與電容極板的距離呈反比，因此隨著製程微縮，布 線之間的距離減小，電容與電阻均變大，產生 RC 訊號延遲造成訊號失真，影響晶片工作速度。因此需要降低 R 與 C，R=ρL/S，ρ是電阻率，L 是導線長度，S 是橫截面積，由於增大導體橫截面積不利於製程微縮，因此降低 R 的 辦法是選取電阻率更低的導體，比如用 Cu 替換 Al，而在 Cu 佈線之後，很難選擇其他導體替代 Cu 來繼續降低電阻； C=kA/d，A 是橫截面積，d 是電介質膜層厚度，降低橫截面積會導致電阻 R 增加，增加電介質膜層厚度會導致間隙 填充更加困難，因此降低 C 的辦法通常是降低 k 值，採用低 k 材料（例如摻雜氟元素等形成的有機材料）替代 SiO2， 低 k 介質的工藝壁壘在於保證薄膜較薄同時實現足夠的機械強度、高均勻性等；

高 k 介質（HFO2、HfSiOx、HfSiON 等）：用於在柵極氧化層中替代多晶矽柵中的 SiO2。電晶體尺寸不斷減小， 需要維持足夠柵電容來保證柵控能力，因此要求柵氧化層厚度繼續減薄，然而在柵氧化層物理厚度減薄到低於 1。5nm 時，器件漏電流大幅增加，因此需要用高介電常數 k 的介質替代 SiO2來維持柵極保持高電容，這樣可以在等 效柵氧厚度（Equvalent Oxide Thickness，EOT）持續縮小的前提下，使柵介質的物理厚度相對較大，來減少柵介 質漏電流；

3）金屬及金屬化合物薄膜：金屬薄膜主要用於金屬柵極、金屬層、焊盤，金屬化合物薄膜主要用於阻擋層、硬掩膜 等。金屬薄膜包括 Al、Cu 等，具備良好導電性，用於製作電極、導線、超導器件等，關鍵在於保證沉積速率同時沉 積的金屬薄膜滿足較好的導電性；金屬化合物薄膜包括 TaN、TiN 等。

Al/Cu 導線：用於金屬籽晶層與金屬導線，Al 也可以作為金屬柵極。0。13um 以上的製程普遍使用 Al 作為導線， 但在 0。13um 以下製程，由於 Cu 電導率更高，為了減小 RC 延遲，用 Cu 替代 Al 作為導線，既可以保證較高的電導 率，同時還能透過減薄厚度降低電容；

鎢（W）：主要用於接觸孔和通孔，也可以用於金屬柵極。接觸孔（Contact）用於將前段工藝製備的電晶體和後 段工藝的第一層金屬層連線，通孔（Via）用於將相鄰金屬層之間的連線，由於 PVD 製備的 Al 和 Cu 臺階覆蓋率較 低，而採用 CVD 方法沉積的 W 臺階覆蓋率高，具有填充高深寬比通孔的能力，但是 W 的電阻率較高，因此 W 不 能用於金屬互連層，專門用來填充接觸孔和通孔；

TiN/TaN/Ta/Ti 等金屬化合物：主要用於阻擋層和金屬柵極。在前段接觸孔和後段通孔外部需要沉積一層阻擋層， 用於阻擋 W 的擴散，在後段 Al/Cu 金屬層外側也需要製備一層阻擋層來阻止 Al/Cu 向介質層擴散；

WSi2、TiSi2、CoSi2、NiSi 等金屬矽化物：主要用於在柵/源/漏極上層的矽化物層。在前段工藝源極、柵極、漏 極上面沉積一層金屬矽化物，可以降低各電極的電阻，也可以降低柵極對金屬層的電阻。

3、邏輯/儲存晶片由多重模組堆疊，模組複雜性構築薄膜沉積工藝技術高壁壘

晶片工藝分為前道製造和後道封裝兩個部分，其中前道製造工藝又分為前、中、後三段工藝，前段和後段工藝分別 形成電晶體等器件和金屬佈線，中段工藝用於將二者連線。

1）前段工藝（Front end of line，FEOL）：形成晶片底層電晶體等有源 MOS 器件的過程，主要包括淺槽隔離、 源漏極、柵極、側牆等。在其中，薄膜沉積的主要壁壘在於實現淺槽隔離中薄膜的填充和柵氧化層的厚度減薄等。

淺槽隔離（STI）：使用薄膜主要為 SiO2，薄膜沉積的壁壘在於填充過程中不會在溝道內部殘留孔隙。STI 目的 是在 Si 襯底上劃分出製備電晶體的區域，保證不同電晶體工作過程中不會相互干擾。STI 的角度和深度不同對器件 特性造成很大影響，同時隨著製程進步，要求溝槽深寬比逐漸增大，因此要求刻蝕能夠精準控制溝道深度，也需要 保證沉積之後被填充的溝道內部不會殘留孔隙而影響隔離效果。另外，由於溝槽區域尺寸差異較大，對 CMP 工藝也 有所挑戰；

源漏溝道工藝：使用非晶矽/鍺矽填充溝道區，使用 TEOS-SiO2 和 Si3N4 等形成側牆。溝道工藝是 IC 的核心工藝 之一，確定了電晶體的基本性質，主要工藝是在離子注入形成源極/漏極；在 1980s，為了改善短溝道效應（溝道縮 小引起的載流子速度飽和，器件效能減弱）而引入側牆，需要在柵極側面形成並靠近源漏，防止源漏區的離子對柵 極造成汙染，關鍵在於對側牆厚度精確控制，同時要求側牆保持較好的隔離效果；對於 40nm 以下的工藝，透過外 延法制備α-Si/SiGe 可以對溝道區施加應力，可以提高 MOSFET 的開關速度；

柵極工藝：積體電路工藝中最關鍵的步驟，直接影響 IC 效能，主要用多晶矽/金屬作為柵極，用 SiO2、SiON、高 k 介質（HFO2、HfSiOx、HfSiON 等）作為柵氧化層，其中薄膜沉積的壁壘在於保證柵氧化層儘可能薄。柵極製作 中需要用到最先進的光刻、刻蝕與薄膜沉積工藝及裝置，一般在 45nm 以上製程中，使用氧化方法制備 SiO2 作為柵 氧化層，在柵氧化層上透過 CVD 方法沉積多晶矽並經過刻蝕形成多晶矽柵；製程進步要求柵氧化層不斷減薄來維持柵電容，但在 45nm 以下製程之後，柵氧化層厚度低於 1。5nm，器件漏電流大幅增加，不得不選用介電常數更高的 高 k 介質替代傳統 SiO2作為柵氧化層，相當於在維持同樣柵電容同時增加了等效柵氧化層厚度，同時，由於金屬/金 屬化合物可以降低電阻率等，避免多晶矽柵的耗盡效應，在 45nm 製程之後逐漸替代多晶矽作為柵極；

矽化物層：使用 WSi2、TiSi2、CoSi2、NiSi 等。在源漏溝道區或者多晶矽柵極上沉積一層矽化物層，可以降低接 觸電阻，最早發展起來的是 WSi2，後來在 0。25um 以上 IC 中主要使用 TiSi2，在 0。25um-65/45nm 製程中使用 CoSi2 替代 TiSi2，在 65/45-14nm 和 14nm 以下製程中分別用 NiSi 和低溫 Ti-Si 作為矽化物層；

2）中段工藝：包括金屬前電介質層（PMD）、阻擋層、接觸孔等。中段工藝主要作用是連線前段器件與後段第一 層金屬，主要壁壘在於對接觸孔鎢栓塞的刻蝕和沉積。

PMD：使用 TEOS-SiO2、PSG/BPSG 等填充。用 CVD 方法沉積一層 PMD，防止前後段工藝間雜質相互擴散；

阻擋層和接觸孔：使用 Ti/TiN 等作為阻擋層，使用鎢填充接觸孔。先刻蝕出接觸孔的形狀，為了防止刻蝕過程中 對接觸孔底層材料的損傷，需要在介質層中加入 Ti/TiN 等作為阻擋層；最後生長鎢填充接觸孔，鎢栓塞的形成是實 現前段後段導通的最關鍵步驟，形成質量較差會導致互連電阻增大，影響器件效能，所以關鍵是刻蝕的高選擇比 （保證刻蝕完而不損傷下層材料）和薄膜沉積的上下均勻性，防止由於上層沉積速率比下層快而形成孔洞。

3）後段工藝（Back end of line，BEOL）：主要壁壘在於保證層間介質、鈍化層等薄膜的緻密性、均勻性等。後 段工藝指形成能將電訊號傳輸到晶片各個器件的互聯線，包括金屬間介質層沉積、金屬線條形成、引出焊盤等工藝， 按照功能不同，分類如下：

金屬間介質層（IMD）/阻擋層/鈍化層等：一般用 SiO2 及低 k 介質製作 IMD，使用 Ti/TiN/TaN/Ta 等作為阻擋層， 使用 Si3N4 等作為阻擋層，要求沉積的薄膜緻密性好，隔離能力強。IMD/阻擋層薄膜主要防止不同金屬層或者導線 與介質層之間雜質的相互擴散，鈍化層用來防止最後一層金屬在封測過程中受到汙染，因此要求薄膜的緻密性好， 隔離和絕緣能力強，其中阻擋層還要求厚度很薄（8nm）並且與銅和介質材料的粘附性都很好；

金屬籽晶層與金屬層：使用 W/Al/Cu 作為籽晶層，Al/Cu 作為金屬佈線，要求沉積的導線電阻率低、導電能力強。 在建立金屬互連層過程中，沉積擴散阻擋層是第一步，用於防止層間介質層的金屬汙染；電鍍方法沉積的金屬較 PVD 法具有更低的電阻率和更好的填充特性，因此一般用電鍍沉積後段金屬層，但是電鍍不能在高電阻的阻擋層上 面成核，需要先使用 PVD 方法在阻擋層上沉積的一層 W/Cu，用作電鍍 Cu 等金屬前的種子層；最後採用電鍍方法 在籽晶層上面填充 Al/Cu 等金屬核，起到金屬互連的作用；

硬掩膜（Hardmask）：使用 SiO2、Si3N4、TiN、非晶碳（ACHM）等，主要用於多重曝光工藝等。在製程進 步到 90nm 以下時，光刻尺寸越來越小，需要在晶圓表面形成硬掩膜層配合光刻膠形成掩膜圖形，之後透過刻蝕將 其去除。傳統的硬掩膜層為 SiO2、Si3N4 等，硬度比較有限，逐漸被金屬硬掩膜例如 TiN、摻雜碳的非晶矽（ACHM）等替代；

焊盤（pad）：主要使用 Al/Cu/合金，要求沉積的薄膜硬度足夠高。焊盤位於鈍化層的上方，用於將晶片中最後 一層金屬層和 PCB 板鍵合起來。焊盤一般為 Al/Cu/合金襯墊（pad），需要承受住檢測或者鍵合帶來的機械壓力。

在 3D NAND 中，底層採用氧化物-氮化物重複堆疊形成 ON Stack，薄膜壁壘較高，要求厚度和組分均勻，溝道-介 質介面缺陷密度低。在 20nm 工藝節點之後，傳統的平面浮柵 NAND 因受到鄰近浮柵-浮柵的耦合電容干擾而達到微 縮的極限，為了實現更高的儲存容量，NAND 工藝開始向三維堆疊方向發展。在 3D NAND FEOL 工藝中，在完成 CMOS 的源漏極之後，開始重複沉澱多層氧化矽/氮化矽形成 ON 疊層（ON Stack），接下來進行光刻和溝道超深孔 刻蝕（深寬比至少大於 30：1），沉澱高質量的多晶矽薄膜和溝道深孔填充並形成柵襯墊陣列（Gate Pad），然後進 行一系列的光刻、刻蝕、離子注入、沉積柵介質層、沉積柵極等工藝，最後進行 BEOL 工藝。

在 DRAM 中，槽式/堆疊儲存單元（Cell capacitor）向高深寬比發展，提高沉積難度。當前 DRAM 每個儲存單元 為 1T1C（1 Transistor+1 Capacitor）結構，即由 1 個電晶體和 1 個電容構成，按照電容在電晶體之前和之後形成 （即電容分別位於電晶體的下方和上方）可分為堆疊式電容（Stacked Capacitor）和溝槽式電容（Trench Capacitor）。1）溝槽式 DRAM：先在基板上刻蝕出溝槽，然後在溝槽中沉積出介電層以形成電容器，然後在電容 器上方製造出柵極，構成完整的 DRAM cell。由於溝槽式 DRAM 不會影響 CMOS 電晶體特性，因此適合將 DRAM 和邏輯電路整合在一起，形成 eDRAM。在沉積工藝時，由於溝槽的開口越來越細，要在溝槽裡面沉積足夠的介電材 料，形成容值足夠高的電容也更難；2）堆疊式 DRAM：儲存單元在前段工藝（FEOL）之後形成，主要用於製造獨 立式的高密度 DRAM。電容結構逐漸從圓柱形變為柱形，需要對高深寬比進行構圖，同樣提高了沉積難度。（報告來源：未來智庫）

4、沉積設備註重工藝穩定性以保證膜質效能，未來向低溫、更高整合度方向發展

評價薄膜效能指標包括均勻度、厚度、臺階覆蓋率、成膜速率等，同時還要考慮反射率、顆粒情況等。

1）良好的臺階覆蓋能力。臺階覆蓋能力指在矽片表面各個方向上厚度一致，實際工藝中，容易在尖角處以及沿著垂 直側壁到底部的方向出現厚度不均的情況，造成臺階底部斷裂；

2）填充高深寬比間隙的能力。深寬比被定義為間隙的深度和寬度的比值，典型的高深寬比是金屬層之間介質中的通 孔，難於形成厚度均勻的膜，並且容易產生夾斷和空洞，降低晶片可靠性和良率；

3）良好的厚度均勻性。要求矽片表面各處薄膜厚度一致，材料的電阻會隨薄膜厚度的變化而變化，但是膜層越薄， 膜本身機械強度降低等；

4）高純度和高密度。需要避免沾汙物和顆粒，要求潔淨的薄膜沉積過程和高純度的材料；膜密度表示膜層中針孔和 空洞的密度，反映薄膜緻密性；

5）高度的結構完整性和低的膜應力。沉積中要控制晶粒的尺寸，同時確保沉積的薄膜較薄，防止薄膜間的應力導致 矽片襯底變形、開裂、分層等；

6）對襯底材料或者下層薄膜保持良好的粘附性。粘附性為了避免薄膜分層和開裂，防止因開裂導致雜質的進入。粘 附性主要由表面潔淨程度、薄膜及合金的材料等決定。

裝置更多考慮工藝穩定性，未來發展趨勢是低溫反應、高整合度等。工藝穩定性：評價薄膜效能除了均勻度、厚 度、臺階覆蓋率、成膜速率等之外，還要考慮反射率、顆粒情況等。薄膜沉積裝置首先要關注工藝穩定性，要保證 裝置在同一高水準下生產，同時裝置開機率保持高位，例如 AMAT 等海外巨頭的 CVD 裝置開機率高達 90%以上 （即工作壽命內一年僅有 10%的時間停機檢修），同時在各個腔體間的匹配度保持一致；對於國內裝置廠商來說， 由於國內產線大多仍使用海外裝置，因此國內裝置廠在還要考慮各個維度上和國際裝置廠商裝置進行匹配，才能達 到量產的標準；未來薄膜裝置趨向於低溫反應與更高整合度：薄膜越來越嚴格的熱預算限制要求更低溫的薄膜生 長工藝；同時，為了更好控制不同薄膜的生長，裝置平臺的系統整合度會更高，例如金屬互連層的製備需要將不同 的工藝腔室整合在一個平臺上，對裝置平臺自動化控制等提出更高要求，例如透過多反應腔室沉積不同材料，透過 冷卻腔冷卻加工後的矽片，實現不同薄膜的連續沉積；三維器件結構要求薄膜具備更好的臺階覆蓋率、更強的溝槽 填充能力和更精確的膜厚度控制等。

二、物理與化學沉積裝置相互補充，薄膜沉積裝置細分品類不斷迭代

薄膜的製備需要不同技術原理，因此導致薄膜沉積裝置也需要不同技術原理，物理/化學等不同沉積方法相互補充。 薄膜沉積工藝主要分為物理和化學方法兩類，1）物理方法：指利用熱蒸發或受到粒子轟擊時物質表面原子的濺射等 物理過程，實現物質原子從源物質到襯底材料表面的物質轉移。物理方法包括物理氣相沉積（Physical Vapor Deposition，PVD）、旋塗、電鍍（Electrondeposition/Electroplating，ECD/ECP）等，其中 PVD 又分為真空蒸鍍、 濺射兩大方法；2）化學方法：把含有構成薄膜元素的氣態反應劑或液態反應劑的蒸汽，以合理的氣流引入工藝腔室， 在襯底表面發生化學反應並在襯底表面上沉積薄膜。化學方法包括化學氣相沉積（Chemical Vapor Deposition， CVD）和外延（Epitaxy，EPI）等，CVD 按照反應條件（壓強、溫度、反應源等）不同又可分為常壓 CVD （APCVD）、低壓 CVD（LPCVD）、等離子增強 CVD（PECVD）、次常壓 CVD（SACVD）、高密度等離子體 CVD（HDP-CVD）、流體 CVD（FCVD）、原子層沉積（ALD）、外延等。物理和化學方法相互補充，物理方法 主要用於沉積金屬導線及金屬化合物薄膜等，而一般的物理方法無法實現絕緣材料的轉移，需要化學方法透過不同 氣體間的反應來沉積，另外部分化學方法也可以用來沉積金屬薄膜。

1、物理氣相沉積裝置：主要沉積金屬等薄膜，用於籽晶層、阻擋層、硬掩膜、焊盤等

PVD 主要用來沉積金屬及金屬化合物薄膜，最主要用於金屬互連籽晶層、阻擋層、硬掩膜、焊盤等。普通真空蒸鍍 和直流濺射方法只能沉積金屬或導電薄膜，而不適用製備絕緣體薄膜，原因在於當正離子轟擊絕緣體靶材表面時， 會把動能傳遞給靶面，但正離子本身卻留在了靶材表面聚集，這些正離子產生的電荷產生的電場會對射向靶材表面 的離子產生排斥，從而迫使濺射過程停止。一些高頻濺射，例如射頻濺射，也可以實現濺射絕緣材料。評價 PVD 工 藝的主要引數包括塵埃數量，以及形成薄膜的電阻值、均勻性、反射率、厚度和應力等。

1）真空蒸鍍（Vacuum Evaporator）工藝

真空蒸鍍是最早用於金屬薄膜製造的主流工藝，技術應用距今超 100 年曆史，一般用於中小規模半導體積體電路。 真空蒸鍍原理是對金屬材料進行加熱使之沸騰後蒸發並沉積到矽片表面。該方法優點在於工藝簡單、操作容易，所 以製備的薄膜純度較高，生長機理簡單，但是形成的薄膜臺階覆蓋率和粘附能力都較差，所以熱蒸發法只限於早期 的中小規模積體電路製造。

2）濺射工藝

直流濺射 DCPVD：靶材只能是導體，主要用於沉積金屬柵。DCPVD 是利用電場加速帶電離子，使離子和靶材表 面原子碰撞，將後者濺射出來射向襯底，從而實現薄膜的沉積。使用 DCPVD 濺射絕緣材料時會導致正電荷在靶材 表面積累，靶材的負電性減弱直至消失，導致濺射終止，因此不適用絕緣材料沉積，解決該問題的辦法是使用 RFPVD 或者 CVD；另外，DCPVD 啟輝電壓高，電子對襯底的轟擊強，解決該問題的辦法是使用磁控濺射 PVD。

射頻濺射 RFPVD：適合各種金屬和非金屬材料。RFCVD 採用射頻電源作為激勵源，轟擊出的靶材原子動能較 DCPVD 更小，因此既可以沉積金屬也可以沉積非金屬材料，但由於臺階覆蓋率能力不如 CVD，一般多用 CVD 沉積 絕緣材料；RFPVD 在改變薄膜特性和控制粒子沉積對襯底損傷方面有獨特優勢，因此可以用來配合直流磁控 PVD 使用，來降低 DCPVD 對圓片上的器件的損傷。

磁控濺射 PVD：在當前金屬薄膜 PVD 中處於主導地位，是對平面型 DCPVD 的改進。磁控濺射是一種在靶材背 面新增磁體的 PVD 方式，利用濺射源在腔室內形成互動的電磁場，延長電子的運動路徑進而提高等離子體的濃度， 最終實現更多的沉積。磁控 PVD 等離子體濃度更高，可以實現極佳的沉積效率、大尺寸範圍的沉積厚度控制、精確 的成分控制等，在當前金屬薄膜 PVD 中處於主導地位。

離子化 PVD（Ionized-PVD）：為滿足高深寬比通孔和狹窄溝道的填充能力，而對磁控 DCPVD 做出的改進。傳統 PVD 無法控制粒子的沉積方向，在孔隙深寬比增加時，底部的覆蓋率較低，同時頂部拐角處形成最薄弱的覆蓋。離 子化 PVD 為解決這一問題而出現，是對磁控濺射 DCPVD 的改進，可以控制金屬離子的方向和能量，以獲得穩定的 定向金屬離子流，從而提高對高深寬比通孔和狹窄溝道的臺階底部的覆蓋能力。（報告來源：未來智庫）

3）電鍍（Electrodepositon/electroplating，ECD/ECP）

電鍍是另外一種物理方法，作用是將一層金屬的薄層鍍到另一層金屬上，主要用於後段工藝中對 Cu 等金屬導線和 通孔的填充。電鍍此前用於工業鍍膜，在銅互連出現後才用於半導體制作，電鍍採用溼法化學品將靶材上的銅離子 轉移到矽片表面，在 M-CVD/PVD 法沉積完一層銅籽晶層之後，透過電鍍方法在籽晶層上面填充 Cu 等金屬。 ECD/ECP 優勢在於形成的薄膜具備更低的電阻率和更好的填充特性，但最大的缺陷在於高深寬比的溝槽填充很不理 想，原因在於溝槽不同部位的電流密度不均勻。

2、化學氣相沉積裝置：主要用於介質/半導體薄膜，廣泛用於層間介質層、柵氧化層、 鈍化層等工藝

CVD 最常用於沉積絕緣介質薄膜，用於前段的柵氧化層、側牆、阻擋層、PMD 等領域和後段的 IMD、Barc、阻擋 層、鈍化層等領域，另外 CVD 也可以製備金屬薄膜（如 W 等）。CVD 指不同分壓的多種氣相狀態反應物在一定溫 度和氣壓下發生化學反應來沉積薄膜。傳統 CVD 工藝中，沉積薄膜一般為氧化物、氮化物、碳化物等化合物或多晶 矽，在特定領域的薄膜生長採用的外延技術廣義上也算 CVD 的一種。

1）APCVD（Atmospheric Pressure Chemical Vapor Deposition）常壓化學氣相沉積

APCVD 可用於製備單晶矽、多晶矽、二氧化矽、摻雜的 SiO2（PSG/BPSG）等簡單特性薄膜。APCVD 是最早出 現的 CVD 方法，反應壓力為大氣壓，溫度大約 400-800℃左右，優勢在於反應結構簡單、沉積速率快，但缺點在於 臺階覆蓋率差，因此一般僅適用於在微米制程中製備簡單的氧化矽等薄膜，用於層間介質層和鈍化層等，在納米制 程中逐步被其他工藝替代。

2）LPCVD（Low Pressure Chemical Vapor Deposition）低壓化學氣相沉積

LPCVD 是用於 90nm 以上的薄膜沉積主流工藝，用於製備 SiO2 和 PSG/BPSG（ILD、STI、側牆、柵氧化層等）、 氮氧化矽（抗反射層等）、多晶矽、Si3N4（鈍化層、刻蝕停止層、硬掩膜等）、多晶矽（柵極）等薄膜。LPCVD 是指在 27~270Pa 的壓力下進行的化學氣相沉積。氣體壓力較低，薄膜生長速率能更好控制，相較 APCVD， LPCVD 方法沉積的薄膜臺階覆蓋率等效能更好。LPCVD 的缺點在於高溫反應，薄膜密度以及填孔能力相對有限。

3）PECVD（Plasma Enhanced Chemical Vapor Deposition）等離子增強化學氣相沉積

PECVD 在製程進步到 90-28nm 時成為主流，用於沉積介質絕緣層和半導體材料。不同於 APCVD/LPCVD 使用熱 能來啟用和維持化學反應，PECVD 特點是藉助微波或射頻等使含有薄膜組成原子的氣體電離，在區域性形成等離子體， 而等離子體的化學活性很強，容易發生反應，進而在襯底上沉積出所需薄膜。

4）ALD（Atomic Layer Deposition）原子層沉積

ALD 採用單原子層逐層生長，既可用於低 k 介質也可用於金屬柵極/高 k 金屬化合物薄膜沉積。ALD 是透過脈衝波 進行單原子層膜逐層生長，將原子逐層沉積在襯底材料上，區別於傳統 CVD 在於，CVD 將不同反應氣體同時匯入 腔室，ALD 是讓不同材料的脈衝波在不同時間到達晶圓表面，兩種氣體週期性地進行反應。ALD 可分為等離子 ALD（PE-ALD）和熱 ALD（Thermal-ALD），區別在於 PE-ALD 使用離子體前驅物，反應不需要加熱， 器件損傷小，主要用於沉積低 k 材料等介質；Thermal ALD 需要加熱來發生反應，在高溫下進行反應，沉積速率較快，薄膜 緻密性好，但是高溫可能損傷薄膜，主要用於沉積金屬柵極/高 k 金屬化合物薄膜。

ALD 特性在於臺階覆蓋率極高，在 45nm 以下節點每一代製程進步均會擴大 ALD 應用場景。由於 ALD 逐層沉積原 子，因此可以很好控制薄膜的厚度、成分和結構，同時臺階覆蓋率和溝槽填充均勻性極佳，特別是在一些對生長溫 度及熱預算有限制，以及對薄膜質量和臺階覆蓋率有較高要求的領域。45nm 節點：為了減少器件的漏電流及多 晶矽柵電極耗盡效應，傳統的 SiO2 柵介質多晶矽柵電極，分別被 ALD 工藝生長的高介質材料及金屬柵材料所取代； 28nm 節點：ALD-W 作為 W-CVD 生長的籽晶層在 W 栓塞工藝中得到應用；14nm 節點：3D FinFET 和 GAA 結構引入，帶來更加縮小的器件尺寸，對薄膜生長的熱預算、緻密度及臺階覆蓋率有很高的要求，ALD 技術有了更 多的應用，例如 ALD-Si3N4 作為器件側壁隔離層及 ALD-SiO2 作為自對準硬掩膜在雙重光刻技術甚至四重光刻技術 的應用；在 DRAM 電容及 3D NAND 的高深寬比結構中，需要 ALD 完成在深溝形成薄膜。

5）溝槽填充類 CVD

溝槽填充類 CVD 主要包括 SACVD、HDP-CVD、FCVD 等，是專門用於溝槽、孔洞處薄膜填充的裝置。 130-45nm 製程：使用 HDP-CVD 方法用 PSG 填充金屬前介質層、用 SiO2填充 STI 等工藝。HDP-CVD（高密度等 離子 CVD）是 PECVD 的一種特殊形式，同時發生薄膜沉積和濺射，能夠實現對溝槽和孔隙自下而上的填充，HDPCVD 沉積的薄膜緻密度更高，雜質含量更低；

45-14nm：使用 SACVD（次常壓 CVD）方法實現對 STI（淺溝槽隔離）、PMD（金屬前介質層）等溝槽的填充或 薄膜的沉積。SACVD 裝置在次常壓環境下反應，高壓環境可以減小氣相化學反應材料的分子自由程，透過臭氧在高 溫環境下產生高活性的氧自由基，增加分子間的碰撞，實現優越的填孔（Gap Fill）能力；

6）外延系統（Epitaxy，EPI）

EPI 指在單晶襯底上生長一層和襯底具有相同晶向的單晶薄膜材料，關鍵點在於反應腔室設計、氣流方式及均勻性、 溫度均勻性和精度控制、壓力控制與穩定性、顆粒和缺陷控制等。外延分為氣相外延和分子束外延兩種方法，矽片 製造中為了改善器件效能通常在矽襯底上外延一層純度更高、缺陷密度和氧、碳含量均低的外延層；也可以在高摻 雜矽襯底上生長外延層防止器件的閂鎖效應；外延層更先進的應用是透過在器件的源、漏和柵極區域沉積外延矽， 減小接觸電阻，提高晶片執行速度。

7）金屬有機化學氣相沉積（Metal-organic Chemical Vapor Deposition，MOCVD）

MOCVD 用於 LED 等領域的單晶材料製備。主要用於製備半導體光電子、微電子器件等領域的 GaAs、GaN、ZnSe 等單晶材料，用於化合物半導體 LED、鐳射器、高頻電子器件和太陽能電池等領域。MOCVD 優點為：適用範圍 廣：可生長多種化合物半導體，尤其適用於生長各種異質結構材料；生長易於控制：可透過改變溫度、流量、壓 力等生長引數來精確控制厚度、組分等；重複性、連續性好：能重複生長大面積均勻性良好的外延層，便於大規 模工業化生產。

8）金屬 CVD（Metal-CVD）

M-CVD 用於沉積鎢及阻擋層等，特性是對孔隙和溝槽很好的臺階覆蓋率。M-CVD 是指特含金屬前驅物的一類化學 沉積技術，最早用於沉積鎢，填充接觸孔隙及儲存器中的字線；隨著技術迭代，孔隙尺寸變小，鎢的阻擋層 TiN 的 沉積方法從 PVD 轉為 CVD，為了防止對鈦附著層的腐蝕及氯雜質，TiN 的沉積不能使用 TiCl4，因此一般轉而採用 M-CVD 沉積 TiN。

三、全球薄膜沉積裝置超 200 億美金市場，製程進步/多層趨勢驅動增長

1、全球薄膜沉積裝置空間超 200 億美元，下游晶圓廠擴產直接帶動裝置需求

全球薄膜沉積裝置市場空間超 200 億美金，大陸佔比大約 25%。全球資本支出中大約 80%用於晶圓製造裝置，根 據 SEMI 資料，2021 年全球半導體裝置銷售額大約 1026 億美元，其中前道製造裝置佔比約 80%，薄膜沉積裝置佔 前道晶圓製造裝置總投資的 25%，據此測算 2021 年全球半導體薄膜沉積裝置市場空間超 200 億美元，同時 Maximize Market 預計到 2025 年全球市場空間有望達 340 億美元。根據 Maximize Market 資料，2021 年大陸薄膜 沉積裝置市場佔比大約 25%，市場空間超 45 億美元。

本輪高景氣行情主要由下游晶圓產線擴產拉動。2015 年至今，半導體裝置經歷兩次高景氣行情，第一輪開始於 2017 年，主要受下游智慧手機儲存容量上升和礦機需求拉動，儲存產線紛紛擴產；本輪開始於 2020 下半年，受到 全球晶圓產能緊張影響，邏輯代工產線開始大幅擴產。我們選取 AMAT/LAM/TEL/ASML 四家裝置龍頭，統計其每季 度應用於邏輯/儲存產線的裝置的銷售額，可以看出，2016-2018 年，儲存裝置貢獻主要營收，總收入同比增速達 30-50%；2020 下半年至今，邏輯裝置貢獻主要營收，總收入同比增速達 30-60%。

2022 年下游晶圓廠持續擴產，晶圓廠也紛紛加大資本開支。SEMI 預計 2021 年和 2022 年全球將共新建 29 條晶圓 產線，其中 19 條於 2021 年新建，另外 10 條將於 2022 年啟動建設。29 座晶圓廠所需要半導體裝置的金額預計將 達到 1400 億美元，其中包括 15 座晶圓代工廠和 4 座儲存廠，總計新形成 260 萬片的等效 8 寸年產能。從下游晶圓 廠情況來看，TSMC 將 2022 年資本支出提升至 400-440 億美元，同比至少提升 30%+，SMIC 也將 2022 年資本支 出從 2021 年的 45 億美元提升至 50 億美元，華虹表示，無錫產線產能將從 21 年底的 6。5 萬片/月提升至 22 年底的 9。45 萬片/月，二期產線也正在規劃。

2、製程進步與儲存層數增多，薄膜沉積裝置市場呈穩步增長態勢

邏輯產線製程進步帶來製造工藝與薄膜層數增多。製程越先進體現在隨著工藝能力的提高，可以加工出更小尺度的 器件，在相同面積的晶片上可以整合更多的器件，一方面帶來工序步驟增多，90nm CMOS 工藝需要 40 步薄膜沉積 工序，而在 3nm FinFET 工藝產線上，薄膜沉積工序增長至 100 步；另一方面薄膜厚度也隨之減小，在同樣空間內 能夠沉積的薄膜層數也相應增多。以 TSMC 為例，90nm 需要 7 層金屬層，28nm 需要 10 層金屬層，在 5nm 節點， 金屬層數提高到 14 層。

3D NAND 三維結構多層化趨勢帶來刻蝕和薄膜工藝步驟的增加。傳統 2D NAND 是平面結構，對 2D 維度的尺寸微 縮要求較高，最重要的技術是光刻，光刻技術用越來越短的波長分辨越來越細的線長，而由於晶片疊層不多，掩膜 較薄，同時深寬比較低，刻蝕和薄膜沉積技術不是制約尺寸微縮的主要壁壘；但以每年 byte 的增長速度來看，3D NAND 發展速度快於傳統 CMOS 的摩爾定律，在 20nm 節點之後，傳統 2D NAND 因受到鄰近浮柵-浮柵的耦合電容 干擾而達到微縮的極限，繼續縮小 2D 尺寸在技術和成本上都面臨較大挑戰，因此 NAND 結構從 2D 切換為 3D。在 3D NAND 中，刻蝕和薄膜沉積技術是制約良率的主要因素，由於底部 ON-Stack 不斷堆疊形成高深寬比，面臨的第 一個挑戰是刻蝕，需要保證刻蝕出極深的孔洞，使離子和活性化合物到達底部，還要保證洞方向垂直；第二個挑戰 是薄膜沉積，氧化矽/氮化矽等沉積會產生很大的應力，導致晶片彎曲，沉積過程要保證光刻不受應力影響，另外， 在接觸孔 W 的沉積中，要保證將電阻、應力、雜質濃度做到最小。

3、器件結構改變/薄膜材料迭代帶來新工藝需求，ALD 為薄膜沉積市場貢獻新增量

在先進製程節點下，原來用於成熟製程的濺射 PVD/PECVD 等工藝無法滿足相關需求，因此引入 ALD 工藝作為原有 工藝的補充。隨著製程越來越先進，ALD 工藝的應用也越來越廣泛，為薄膜沉積市場帶來新增量，根據 Acumen research and condulting 預測，2026 年全球 ALD 裝置市場規模將達約 32 億美元。但由於 ALD 的沉積速率較慢， 綜合考慮速率、效能等指標，ALD 仍無法替代傳統 LPCVD/PECVD 方法。

1）柵極相關工藝從多晶矽柵向 HKMG（High-K-Metal-Gate）轉變：即用高介電常數材料替代 SiO2 作為柵氧化層， 使用金屬替代多晶矽作為柵極，絕大多數高 k 介質依賴 ALD 工藝。在 45nm 以上節點，使用多晶矽作為柵極，SiO2、 SiON 作為柵氧化層，隨著電晶體尺寸減小，為了保證柵控能力，需要維持足夠的柵電容，因此要求柵氧化層厚度不 斷減薄。在 45/65nm 以下節點，柵氧化層物理厚度減薄到 1。5nm 以下，器件漏電流大幅增加，這時需要引入相對介 電常數（相對介電常數 Relative Dielectric Constant，在半導體中用 k 表示，反應材料的貯電能力）遠大於 SiO2（k ≈3。9）的高 k 柵介質材料作為柵氧化層，例如 HfO2（k 為 24~40），可以保證在等效柵氧厚度（EOT）持續縮小的 同時，使柵介質的物理厚度增大，抑制漏電流；然後用 TaN、TiN、TiAl、W 等金屬及合金取代多晶矽柵，降低電阻 率，克服多晶矽柵的耗盡效應（半導體附近的電荷被耗盡，多晶矽變為絕緣體）。

2）在高深寬比的儲存電容和電極材料中使用 ALD 才能實現對溝槽的良好填充。隨著製程進步，儲存中電容等器件 結構深寬比成指數級增長。在 3D NAND 中，64 層 3D NAND 已經實現量產，128 層 3D NAND 各廠商陸續推出， 增加整合度的方法主要是增加堆疊的層數，使得一些器件結構的深寬比增加至 40：1 甚至 80：1；在 DRAM 中，由於 DRAM 製程微縮帶來電容器尺寸減小，因此需要將電容器拉長來增加電容表面積，提高 DRAM 容納電子的能力。此 時，高 k 電容材料和電容電極的沉積只有具備優異填隙性和共形性的 ALD 技術才能滿足；另外，以鐵電儲存器 （FeRAM）為例，其由電容和場效應電晶體組成，電容為在兩個電極板中間沉澱的一層晶態的鐵電晶體薄膜，對於 薄膜厚度、質量要求非常高，用 ALD 工藝可以滿足要求，進而滿足一些新興儲存器的高寫入速度和更長的讀寫壽命。

3）在金屬互連阻擋層中，ALD 技術能夠沉積更薄的阻擋層。金屬互連阻擋層是後段工藝中附著在金屬薄膜和介質 層之間的一層薄膜，傳統的阻擋層是用 Ta/TaN/TaSiN 等薄膜，在更先進製程中使用 ADC I（摻氮 SiC）、ADC II（摻 氧 SiC）等阻擋雜質擴散能力更強的薄膜，一般使用 PVD、PECVD 等製備，但隨著元件整合度提高，架構尺寸微 縮，深寬比逐漸增加，ALD 技術能夠沉積儘可能薄的阻擋層，並且和介質層粘附性更好，可以給銅沉積留出更大的 空間。

4）28nm 以下節點的 FinFET 及 GAA 柵極結構需要全方位 ALD 工藝。功率 MOSFET 由三個電極：G 柵極、D 漏 極和 S 源極組成，傳統平面型柵極結構在尺寸不斷微縮時，源極、漏極的間距不斷減小，G 柵極下面的接觸面積也 越來越小，因此 G 柵極的控制能力不斷減弱，帶來的問題是漏電流增加，導致器件效能惡化；在 16/14nm 及以下節 點，平面型結構逐漸被 FinFET 結構替代，FinFET 又稱為鰭型結構，最大的優點是 Gate 三面環繞 D、S 兩極的溝道， 實際的溝道寬度急劇變寬，溝道的導通電阻急劇降低，流過電流的能力大大增強，因此可以繼續進一步減小 Gate 的 寬度；在鰭片寬度達到 5nm 時，FinFET 接近物理極限，三星、臺積電等計劃轉為柵極環繞（GAA）結構，相較 FinFET 具備更好的效能、更低的功耗和更低的漏電流。

5）在圖形轉移中採用雙重圖形化技術實現先進光刻機作用，ALD 方法配合光刻技術能顯著降低成本。雙重圖形化 又稱兩次曝光，思路是將同一圖形層的資料分為兩次或者兩張掩膜版分別成像。為了保證光刻中圖形轉移的質量， 設計規則傾向於將同一層圖形的線條按一個方向排列，但是當排列的線條間距（節距）接近 80nm 時，便已經達到 193nm 浸沒式光刻機單次曝光的極限；如果節距小於 80nm，在更先進的光刻機被用於量產之前，必須採用雙重或 多重圖形化技術。採用 ALD 技術輔助光刻，成本比使用純光刻技術成本低很多。

常見的雙重曝光技術包括自對準和光刻-刻蝕-光刻-刻蝕兩種。a。自對準雙重圖形化（Self-aligned Double Patterning，SADP）技術：利用先進浸沒式光刻機形成節距較大的線條，再利用側牆圖形轉移的方式形成 1/2 節距 的線條，這種方法大大降低對光刻機的要求，但一般比較適合線條排列規則的圖形層；b。光刻-刻蝕-光刻-刻蝕 （Litho-etch-litho-etch，LELE）雙重圖形化技術：將圖形按一定演算法拆分成兩層並分別製作掩膜版，首先將第一 張掩膜版曝光並刻蝕，將圖案轉移到硬掩膜上，然後進行第二張掩膜版曝光，利用第 2 次曝光形成的光刻膠和第 1 次刻蝕形成的硬掩膜作為阻擋進行第二次刻蝕，同時將兩層掩膜版的圖形轉移到目標晶圓上。

ALD 採用脈衝方式，不連續沉積薄膜，沉積速率較慢等因素制約大規模應用。ALD 方法首先脈衝第一種前驅體暴露 於基片表面，同時在基片表面對第一種前驅體進行化學吸附惰性氣體吹走剩餘的沒有反應的前驅體脈衝第二種 前驅體在表面進行化學反應，得到需要的薄膜材料惰性載氣吹走剩餘的前驅體與反應副產物。ALD 是一層一層沉 積薄膜，從沉積速率和成本上來說，不如 LPCVD 和 PECVD 方法，因此不適合大面積工藝生產，另外相較 PECVD， ALD 工藝適用的前驅體種類也相對較小。目前 ALD 主要用於 PECVD 無法滿足的工藝/薄膜沉積，但無法替代 PECVD。

四、全球薄膜沉積裝置市場由海外廠商主導，份額較為集中

全球薄膜沉積裝置市場集中度較高，歐美和日本廠商憑藉多年經驗壟斷市場。由於薄膜沉積裝置行業壁壘高，海外 廠商成立較早，在覆蓋的薄膜和工藝方面不斷突破，因此行業集中度較高。目前全球薄膜沉積裝置市場基本上由 AMAT、LAM、TEL 等壟斷，其中在 PVD 裝置領域，AMAT 為絕對龍頭，份額 85%左右；在 CVD 領域，AMAT、 LAM、TEL CR3 佔比合計超 80%；在 ALD 裝置領域，由於 ALD 是先進製程所用的新興工藝，因此玩家較多，TEL 和 ASM 分別在 DRAM 電容和 HKMG 工藝率先實現產業化應用，2020 年 TEL 和 ASM 兩家合計佔比約 60%。（報告來源：未來智庫）

1、AMAT：PVD 裝置全球第一龍頭，CVD 裝置覆蓋大多數主流工藝，先進薄膜沉積 表現出色

AMAT 成立於 1967 年，透過一系列併購確立半導體裝置平臺化龍頭地位，半導體裝置業務 2021 財年營收 163 億美 元，佔總營收比例 70%。分產品來看，AMAT 是 PVD 裝置全球第一大龍頭，全球市佔率高達 85%，覆蓋半導體硬 掩膜、阻擋層、金屬層以及面板、先進封裝等多種工藝；在 CVD 領域，實現從傳統的 APCVD 到 PECVD、ALD， 以及外延 EPI、電鍍 ECD 等主流工藝和相應沉積的薄膜全覆蓋。

1）PVD 裝置：擁有全球最先進的 PVD 系統。AMAT PVD 裝置典型型號為 Endura，均為集簇式系統，可整合多種 材料的工藝腔室，採用單片式工藝。其中磁控式 PVD 裝置配置加熱或冷卻基座，主要用於 IC 製造，也可用於先進 封裝、功率半導體、MEMS 等領域的金屬或介質鍍膜工藝；離子化 PVD 系統可配置加熱、冷卻及射頻基座，可實現 高深寬比的孔隙填充，主要用於 IC 製造、先進封裝中的金屬互連或介質鍍膜工藝。

2）傳統 CVD 裝置：品類覆蓋齊全。LPCVD 系統：主要為 Centura 系列，主要用於沉積多晶矽、氮化矽、摻雜 的 BPSG/PSG 等介質薄膜；PECVD 系統：主要為 Producer、Centura 型號，在後段金屬佈線的超低 k 電介質層 薄膜沉積工藝中表現尤其出色，為全球領先；HDP-CVD 系統：主要為 Producer、Centura 型號，和 PECVD 同 樣用於沉積後段超低 k 介質層薄膜，但填孔能力更為出色；

3）先進製程 ALD 裝置：效能領跑全球。AMAT 典型 ALD 系統包括 ISPRINT 和 Olympia，採用單片集簇式系統， 用於前段金屬柵極鍍膜、金屬鎢栓塞及介質沉積工藝；

4）其他 CVD 裝置：整合多個腔室。M-CVD 系統：包括整合 4 個腔室的 Centura iSPRINT 系統，用於鎢栓塞、 DRAM 和 3D NAND 字控制線，金屬接觸等沉積，整合 9 個多材料腔室的 EnduraiLB 系統，主要用於鎢栓塞阻擋層 MoTiN 的製備，系統中包括預清洗、物理沉積 Ti、金屬化學沉積 TiN 等腔室；矽氣相外延系統：主要型號為 Centura EPI 200/300，可配置 1-3 個腔室，具有紅外加熱功能，可用於功率半導體或 IC 製造中的鍺/矽外延及選擇 性外延工藝。

2、LAM：併購諾發強化薄膜沉積佈局，CVD 裝置產品矩陣完善，ECD 裝置一家獨大

LAM Research 成立於 1980 年，是全球刻蝕和薄膜沉積龍頭，2012 年透過併購美國諾發實現 CVD 領域的拓展。 LAM 專注於 CVD 裝置佈局，在 PECVD、ALD 有較強競爭優勢，在 ECD 電鍍領域一家獨大。

1）PECVD 系統：主要型號是 Vector Express/PF-300T 和 SPEED。LAM PECVD 系統是多片集簇式系統，用於 金屬 W 栓塞及介質薄膜沉積；

2）ALD 系統：主要型號是 Altus 和 Vector 系列。採用多片集簇式系統，可用於沉積金屬鎢栓塞和介質材料；

3）M-CVD 系統：主要型號是 Altus MAX E 系列和 Altus ICEFILL 系列等。LAM ALD 系統主要用於鎢栓塞、 DRAM 和 3D NAND 字控制線 、金屬接觸孔等沉積，每個腔室包括 4 個托盤，有利於提高產能和降低裝置成本。每 個基座溫度可以不同，有利於使用最最佳化的溫度實現成核與體沉積。如果是射頻加強化學沉積工藝，需要單獨設定 腔室提供射頻能力；

4）ECD 系統：主要型號是 SABRE 3D 系列，該領域 LAM 一家獨大。該系列最主要用於在通孔電鍍 W，在金屬阻 擋層上電鍍 Cu 等，同時該系列還可以用於先進封裝等領域，可以和其他技術相結合，實現先進封裝中 TSV 通孔、 金屬導線等的電鍍，擁有高生產效率。

3、TEL：PVD/CVD 裝置產品特色佈局，DRAM 用 ALD 裝置有獨特競爭優勢

TEL 成立於 1963 年，佈局塗膠顯影、熱處理、幹法刻蝕、CVD、清洗、測試等半導體裝置，在 CVD 領域特色佈局， 其中，全球僅有 KE 和 TEL 實現了 ALD 裝置在 DRAM 電容 High-K 介質層沉積的產業化應用。

1）LPCVD 系統：Alpha-8SE、TELFORMULA、TELINDY 系列。多片立式結構，適用於多晶矽、氧化矽、氮化矽、 ALD 高 k 外延等工藝；

2）PECVD 系統：Triase+SPAi 系列。單片集簇式系統，主要用於介質材料沉積；

3）ALD 系統：Triase 系列。用於金屬粘合薄膜工藝及高 k 介質材料工藝，在全球 ALD 裝置中，僅有 TEL 和 KE 實現了在 DRAM 電容所需高 k 介質材料沉積的產業化應用；

4）M-CVD 系統：Triase 系列。用於鎢栓塞、鎢栓塞阻擋側、DRAM 和 3D NAND 字控制線及位電極、金屬接觸孔 等，最多整合 4 個腔室，同時整合預清洗、化學沉積、金屬化學沉積腔室。

4、ASM：產品覆蓋 CVD/EPI， 在高 k 金屬柵極用 ALD 裝置領域全球領先

ASM 位於荷蘭，從 1970s 便致力於製造和銷售 CVD 裝置，2000 年透過對 12 寸晶圓技術研發及 ALD 工藝的投資實 現再次擴充套件。ASM 目前在中國投產的裝置包括 ALD、EPI、PECVD 和 LPCVD 裝置。

1）LPCVD 系統：A400、A412 PLUS 系列。多片立式結構，適用於氧化矽、氮化矽、TEOS、非摻雜和摻雜的多 晶矽外延工藝；

2）PECVD 系統：Eagle 系列。主要用於沉積低 k 介質層薄膜沉積；

3）ALD 系統：Pulsar、Emerald、XP8 系列。單片集簇式系統，可用於金屬柵及介質薄膜工藝、高 k 金屬鍍膜工 藝等，ASM 是全球唯一一家使用 ALD 裝置實現對高 k 金屬柵極沉積產業化應用的廠商，在 2007 年便實現該工藝 量產。

五、投資分析

1、薄膜沉積裝置市場空間大、技術壁壘高、國產化率低，是較為優質的投資賽道

我們認為薄膜沉積裝置是半導體裝置領域較為優質的投資賽道，主要體現在市場空間大：根據 Gartner 資料， 2021 年全球薄膜沉積裝置市場空間超 200 億美金，僅次於刻蝕裝置，數倍於清洗（大約 50 億美金）、離子注入（大 約 30 億美金）、塗膠顯影（大約 40 億美金）市場空間。隨著製程進步+儲存層數增多，同時近年來晶圓廠不斷擴產， 帶動薄膜沉積裝置市場穩步增長；技術壁壘高：從薄膜種類來看，晶片多層電路需要數層至數十層的薄膜堆疊， 每層電路需要的薄膜種類和效能指標豐富多樣，薄膜沉積工藝要覆蓋多種半導體、介質、金屬/金屬化合物薄膜；從 工藝複雜性來看，多種薄膜需要各種物理/化學方法相互補充，並且隨著製程進步，薄膜效能要求越來越高，同時工 藝不斷迭代，一些高深寬比等的晶片結構促進新工藝例如 ALD、FCVD 等的發展；當前國產化率較低：透過統計 裝置招標情況，以及透過將國內廠商的營收情況與國內市場空間進行對比，我們測算當前薄膜沉積裝置國產化率大 約 5%，而刻蝕裝置國產化率 15-20%，前道清洗裝置國產化率高達 30%+，因此薄膜沉積裝置市場還有很大國產替 代空間。

2、國內晶圓產線加速擴產，增速有望高於行業平均

全球半導體裝置銷售額未來 2-3 年增速可能有所放緩。2020 下半年至 2021 年的全球產能緊張帶來 2021 年晶圓廠 加速擴產，根據 SEMI 資料，2021 年全球晶圓產能同比增速為 7%，2021 年全球半導體裝置銷售額同比增長 44%， 增速創近十年新高；但從晶圓產能來看，根據 SEMI 預測，2022 年全球晶圓產能預計將同比增長 8%，而 2023 年增 速預計為 6%，有所放緩；從半導體裝置來看，根據 SEAJ 預測，2022 年全球半導體裝置銷售額預計同比增長 12%， 2023 年增速預計持續放緩。未來 2-3 年全球晶圓產能和半導體裝置銷售額增速預計均呈現減緩趨勢。

3、國內薄膜沉積裝置廠商差異化佈局，加速匯入國內晶圓產線

國內裝置廠加速匯入國內晶圓產線，在薄膜沉積領域形成差異化競爭。根據必聯網資料，長江儲存/華虹無錫/上海積 塔在 2019 年開始大量招標，在 2021 年之前，薄膜沉積裝置國產化率不足 5%，而在 2021 年至今，隨著北方華創 和拓荊科技產品逐步匯入驗證，薄膜沉積裝置國產化率逐漸提升

3.1 拓荊科技：國內 CVD 裝置第一大龍頭，產品覆蓋 PECVD/ALD/SACVD 裝置

拓荊科技專注薄膜沉積裝置，是國內薄膜沉積裝置第一大龍頭。拓荊科技於 2010 年成立，核心團隊大多為化學專 業，擁有海外 AMAT、諾發等公司的薄膜沉積裝置研發背景。公司最早依託於國家“02 重大專項”，配合 SMIC 實 現 90-65nm 製程的產業化應用，成立至今一直專注薄膜沉積裝置領域，目前擁有 PECVD、ALD、SACVD 三大產品 線，其中 PECVD 裝置在國內唯一實現產業化應用，覆蓋 28nm 及以上全介質薄膜，大反應腔的 NF-300H 產品處於 驗證階段；ALD 裝置中 PE-ALD 實現產業化應用，Thermal-ALD 持續研發；SACVD 裝置主要面向 AMAT 一家競爭 對手。

公司邏輯客戶佔比較高，第一大客戶為 SMIC，2021Q1-Q3 前五大客戶佔比超 90%。SMIC：拓荊第一大客戶， 自國家“02 專項”以來保持良好合作關係，2022-2024 年中芯京城、中芯深圳、上海臨港等產線陸續招標，未來 SMIC 預計仍保持較高佔比；ICRD：2018 年售出一臺 ALD 裝置，19-21 年持續發貨驗證；北京燕東微：2020 年售出一臺 8 寸 SACVD 裝置；長江儲存/長鑫儲存：長江儲存/長鑫儲存加大擴產力度，公司在儲存客戶的份額預 計穩步提升，貢獻公司遠期收入增長動力。

公司 2020-2021 年 PECVD 放量帶動整體營收高增長，長期看 PECVD、ALD、SACVD 三大產品線貢獻未來增長 動力。2020 年之前公司處於技術積累+產品驗證階段，2020-2021 年開始獲得客戶 PECVD 裝置重複訂單。公司營 收近兩年來高速增長，2021 年實現收入 7。6 億元，同比+74%，22Q1 營收 1。08 億元，同比+86%。PECVD 裝置： 佔歷年收入 90%以上比例，中芯京城、中芯上海臨港、中芯深圳等產線陸續擴產，疊加在長江儲存等客戶份額提升， 帶動公司遠期收入增長；ALD 裝置：2017 年發往 ICRD 一臺，目前已經量產；2021 年確認收入兩臺，實現收入 0。29 億元，分別來自儲存/邏輯客戶；SACVD 裝置：2019 年發往北京燕東微一臺 8 寸裝置並於 2020 年確認收入； 2021 年售出第二臺裝置，由於第二臺 SACVD 面向的客戶定製化要求較高，單價較貴超 4000 萬元。公司 ALD 和 SACVD 訂單中包括較多 DEMO 機臺，預計透過驗證後在未來 2-3 年內確認收入。

行業特點決定薄膜沉積裝置需要持續高研發投入，但規模效應逐步提高公司盈利能力。拓荊 22Q1 研發費用率為 43。52%，主要系新機臺推出帶來研發費用較多，薄膜沉積裝置行業特點決定必須持續投入高研發，例如 AMAT/LAM 至今分別成立 50 多和 40 多年，研發費用率仍保持 20%左右，拓荊科技後續預計研發投入金額預計仍不斷上升，但 規模化效應有望使費用率逐漸降低。公司 2021 年實現歸母淨利潤 0。68 億元，扣非歸母淨利潤依然虧損，但後續規 模化效應顯現，同時議價能力提高，2022 年盈利能力有望逐步提升。

拓荊科技裝置在國內主要產線機臺中標比率已達 10%以上。2019-2020 年拓荊 PECVD 中標機臺佔長江儲存、上海 華力、華虹無錫、上海積塔四家招標總量的 16。6%，SACVD 約佔 25%（其餘 SACVD 裝置中標企業為 AMAT）。我 們統計了國內主要產線 2021-22Q1 的招標機臺情況，拓荊中標機臺在主要產線國產化率達 10%甚至 20%以上，在 邏輯產線中標占比更高，長江儲存中拓荊中標機臺佔比相對較低。

拓荊三大產品線新機型持續匯入驗證，Thermal-ALD 等新品持續研發。截至 21Q3，公司 3 臺 ALD 裝置在武漢新 芯、北方創新、長江儲存進行驗證，共有 5 臺 SACVD 裝置在上海積塔、北方創新、中芯紹興進行驗證，因此 ALD/SACVD 有望在未來 2-3 年內實現放量。PECVD 裝置方面，公司大腔室 NF-300H 系列正在產業化驗證；ALD 方面，公司 PE-ALD FT-300T 實現產業化應用，Thermal-ALD 新品 FT-300T 持續研發，大腔室 FT-300H 產品正在 產業化驗證。當前拓荊產品主要面向國內產線，在中國臺灣市場處於先進製程研發產線、試產線驗證階段，獲得訂 單量較小，未來在提高國內市場份額的同時，也將逐步拓展中國臺灣市場。（報告來源：未來智庫）

3.2 北方華創：國內 PVD 裝置龍頭，Thermal-ALD 成功推出

北方華創是國內半導體裝置平臺化龍頭，擁有半導體工藝裝置、真空/鋰電裝置、電子元器件三大裝置，面向下游前 道邏輯/儲存 、先進封裝、MEMS、第三代半導體、光伏新能源、感測器等多種下游領域。

1）PVD 裝置：北方華創 PVD 裝置在 Hardmask、Al pad、CuBS 領域具備獨特競爭優勢。包括磁控濺射 PVD、 離子 PVD 等，其中磁控濺射 PVD 裝置主要型號為 Polaris、Flexer、exiTin，離子化 PVD 主要型號為 eVictor、 Polaris 等。北方華創於 2015 年推出 eVictor A830 Al Pad PVD，可以沉積 28nm 以下 3um 厚 Al Pad；exiTin H630 TiN 裝置主要用於 TiN 金屬硬掩膜，專門針對 55-28nm 節點，實現我國高階 IC PVD 裝置零的突破，該裝置核心技 術和工藝引數與國外競爭對手在客戶端表現一致，並在國際客戶端實現穩定量產；Polaris T 系列 PVD 主要針對 IC 中的籽晶層薄膜和先進封裝矽通孔中的阻擋層，該裝置採用 Cluster Tool 結構，可配置多個工藝腔室、預清洗室和去 氣腔室；2021 年，Polaris 和 eVictor 兩類 PVD 裝置出貨量分別突破 100 臺。公司 28nm Hardmask PVD、Al-PadPVD 均進入國際供應鏈體系，CuBS PVD 在客戶招標中獲得重複訂單；

2）LPCVD/PECVD 裝置：主要用於光伏領域，LPCVD 為 THEORIS 系列，用於沉積多晶矽、氧化矽、氮化矽等， PECVD 為 EPEE 系列，用於沉積介質層材料。第三代 LPCVD 產品滿足隧穿氧化層鈍化接觸太陽能電池（TOPcon） 需求，實現隧穿氧化層、多晶矽層、摻雜多晶矽的製備；

3）ALD 裝置：Promi Exlnt 系列。北方華創 Promi 系列產品突破了前驅物輸運系統控制技術、均勻穩定的反應室 熱場及流場控制技術、等離子產生與控制技術、脈衝射頻的快速調頻匹配技術、高效無損傷原位清洗技術及軟體控 制技術等多項關鍵技術，Thermal-ALD 實現產業化應用，裝置滿足 28nm FinFET、Double pattern 和 3D NAND 原 子層沉積工藝要求，可沉積 Oxide（HfO2/Al2O3）、Metal（TiN/TaN）、PE-SiN、PE-SiO2 等多種薄膜。PE-ALD 裝置仍 在驗證；

4）矽外延裝置：SES 630/680A 及 Esther200C/L 系列。SES 系列為多片、常壓外延，主要用於功率半導體或 n/p 型厚膜外延工藝；Esther 為單片外延，可配置 1-3 個腔室，主要用於功率半導體或 n/p 型厚膜外延工藝及選擇性外 延工藝等。

3.3 中微公司：全球 MOCVD 裝置龍頭，LPCVD、EPI 等薄膜沉積裝置取得階段性進展

中微公司是國內刻蝕裝置龍頭和全球第一大 MOCVD 裝置龍頭，致力於打造泛半導體平臺型廠商。中微產品包括 CCP 刻蝕、ICP 刻蝕、MOCVD、VOC 淨化等裝置，正積極開發半導體薄膜沉積裝置，致力於打造泛半導體平臺型 廠商。各類刻蝕和薄膜裝置已有 2300 臺反應腔在中國大陸、亞洲、歐洲等 70 餘條產線大規模量產。 MOCVD 裝置數量是衡量 LED 製造商產能的直觀指標，中國 LED 晶片產業快速發展帶動了 MOCVD 裝置需求量的 快速增長。LED 外延片的製備是 LED 晶片生產的重要步驟，主要透過 MOCVD 單種裝置實現，MOCVD 裝置採購金 額一般佔 LED 生產線總投入的一半以上，因此 MOCVD 數量是衡量 LED 產能的核心指標；中國大陸在 2010-2020 年間，LED 行業發展迅速，中國目前是全球 MOCVD 裝置最大的需求市場。

中微 MOCVD 裝置有十餘年技術研發及市場推廣經驗積累，目前全球份額第一。中微於 2010 年開始開發 MOCVD 裝置，在 2010-2020 年間，由於中國大陸成長為最大的 MOCVD 裝置需求市場，國內廠商紛紛嘗試切入賽道，但在 十年間僅有中微一家公司實現量產；在 2017 年，中微推出 Prismo A7 型號，帶動 MOCVD 產品實現大幅放量，營 收佔比從 2016 年的 2。6%大幅上升至 54。6%；2018-2019 年，受 LED 行業景氣度下滑影響，中微 MOCVD 裝置收 入連續兩年下滑，但在全球份額不斷提升，在 2018 年下半年，中微在全球 GaN LED MOCVD 裝置市場中份額已超 過 60%，成功打破維易科、愛思強的壟斷並實現超越。

鎢填充 CVD 等其他薄膜沉積裝置取得階段性進展。公司鎢填充 LPCVD 裝置用於金屬互連層，正在驗證；EPI 裝置 進入樣機的設計、製造和除錯階段，以滿足先進製程中鍺矽外延生長工藝的電性和可靠性需求；ALD 裝置用於更高 深寬比和更小關鍵尺寸結構的填充，目前正在籌備研發。

3.4 盛美上海：電鍍和 LPCVD 裝置穩定量產，其他薄膜裝置正加速研發推出

盛美是國內清洗裝置龍頭，同時佈局電鍍、爐管、先進封裝溼法裝置等產品。2021 年盛美實現營收 16。2 億元，其 中電鍍、爐管裝置在 2021 年實現放量，銷量共 14 臺，同比增長接近 2 倍，實現收入為 2。74 億元，同比增長 2。5 倍。

前道電鍍市場被 LAM 壟斷，盛美上海為全球少數掌握核心技術並實現產業化的公司。全球前道晶圓製造用電鍍設 備市場規模大約 5 億美元，全球市場主要被 LAM 壟斷。除 LAM 外，盛美上海是全球範圍內少數幾家掌握晶片銅互 連電鍍銅技術核心專利並實現產業化的公司之一。其自主開發了針對 20-14nm 及更先進技術節點的晶片製造前道銅 互連鍍銅技術（Ultra ECP map），採用多陽極區域性電鍍技術的新型電流控制方法，實現不同陽極之間毫秒級別的快 速切換，在超薄籽晶層上完成無空穴填充；同時透過對不同陽極的電流調整，在無空穴填充後實現更好的沉積銅膜 厚的均勻性。

1）前道銅互連電鍍銅裝置：針對 28-14nm 及以下節點的前道鍍銅技術 Ultra ECP map，多陽極區域性電鍍技術採用 新型的電流控制方法，實現不同陽極之間毫秒級別的快速切換，可在超薄籽晶層（5nm）上完成無空穴填充，同時 透過對不同陽極的電流調整，在無空穴填充後實現更好的沉積銅膜厚的均勻性，可滿足先進工藝的鍍銅需求；

2）後道先進封裝電鍍裝置：解決了在更大電鍍液流量下實現平穩電鍍的難題，並採用獨創的第二陽極電場控制技術 更好地控制晶圓平邊或缺口區域的膜厚均勻性控制，可以達到更好的片內均勻，實現高電流密度條件下的電鍍，凸 塊產品的各項指標均滿足客戶要求。在針對高密度封裝的電鍍領域可以實現 2μm 超細 RDL 線的電鍍以及包括銅、 鎳、錫、銀和金在內的各種金屬層電鍍；

3）立式爐管裝置：公司研發的立式爐管裝置主要由晶圓傳輸模組，工藝腔體模組，氣體分配模組，溫度控制模組， 尾氣處理模組以及軟體控制模組所構成，首先推出的產品是 LPCVD 爐管。

3.5 微導奈米：Thermal-ALD 實現量產，PE-ALD 持續研發

微導奈米成立於 2015 年底，以 ALD 技術為核心，首先用於光伏電池片薄膜沉積，後逐漸拓展至半導體領域。在光 伏領域，微導奈米產品率先用於光伏電池片生產過程中的薄膜沉積環節，覆蓋包括通威太陽能、隆基股份、晶澳太 陽能、阿特斯、天合光能在內的多家知名太陽能電池片生產商，目前用於 TOPCon 新型高效電池生產線的產品已在 客戶現場驗證；在半導體領域，公司先後獲得國內知名半導體公司、騰訊、盛吉盛等多家公司的訂單，實現了國產 裝置在 28nm 製程的關鍵工藝（高介電常數柵氧化層材料沉積環節）的突破。

半導體領域，公司 ALD 裝置主要以批次式（管式）ALD 為主，28nm ALD 裝置用於製備高 k 材料 HfO2，另外 HfO2、 ZrO2、La2O3 以及互相摻雜沉積工藝可用於新型儲存器如鐵電儲存（FeRAM）晶片的電容介質層，沉積的 Al2O3、 TiN、AlN 可用於化合物半導體、量子器件的柵極介質層等，均已完成客戶的試樣測試並簽署訂單。

微導奈米計劃上市募投 10 億元，其中 6。3 億元用於半導體領域的 ALD 裝置擴產升級，專案建設期擬定為 3 年，預 計將新增年產 40 臺套的半導體 ALD 裝置。

（本文僅供參考，不代表我們的任何投資建議。如需使用相關資訊，請參閱報告原文。）

精選報告來源：【未來智庫】。