據日經報道，imec 執行長 Luc Van den hove 在日前舉辦的年度盛會“FUTURE SUMMITS 2022”的演講中表示，“結合多種技術可，我們可以擴充套件未來 15-20 年的路線圖。如圖 1所示。
圖1。半導體小型化路線圖
如圖所示，到2036 年左右，我們實現 2 （0。2nm）工藝。目前，世界上最先進的實用半導體是3nm代，半導體巨頭臺積電（TSMC）等公司計劃在2023年開始生產2nm代。
Van den Hove 先生同時還列舉了“下一代 EUV（極紫外）曝光裝置”、“電晶體結構的演變”和“佈線工藝的獨創性”作為小型化必不可少的例子。隨著這些技術的結合，摩爾定律（在 1。5 到 2 年內使半導體的整合度翻倍）將繼續存在。
High-NA EUV光刻機進展順利
首先，正如大家所知道的，為了實現在2nm世代製造更精細的半導體，我們需要具有高產能和高數值孔徑 （High-NA） 的下一代 EUV 曝光系統。為此，Van den Hove介紹說，IMEC正在與全球最大的半導體曝光裝置製造商荷蘭ASML進行聯合研究，荷蘭ASML是唯一的EUV製造商。
據ASML 系統工程總監 Jan van Schoot 在之前會議上的演講中說，該工具提供了更高的解析度。這意味著您可以使用它列印更多功能。航拍影象對比度可實現更好的區域性 CD 均勻性。
相關報道指出，High-NA EUV光刻機的工作原理類似於當今的 EUV 光刻，但存在一些關鍵差異。例如與傳統鏡頭不同，高數值孔徑工具包含一個變形鏡頭，支援一個方向放大 8 倍，另一個方向放大 4 倍。所以欄位大小減少了一半。在某些情況下，晶片製造商會在兩個掩模上加工一個晶片。然後將掩模縫合在一起並印刷在晶圓上，這是一個複雜的過程。
正因為該裝置複雜，所以ASML正在與IMEC在一個於 2018 年聯合成立的實驗室裡合作解決相關問題。
在上個月的SPIE 高階光刻 + 圖案化會議上，imec展示了其聯合High-NA 實驗室的最新成果，以及與ASML合作開發的圍繞極紫外 （EUV） 光刻系統的圖案化生態系統。
據Imec 預計，第一代商用 EUV 光刻工具將於 2023 年問世，到 2025 年將看到“在大批次製造環境中引入第一臺高數值孔徑的 EUV 光刻裝置”。
而要實現這一時間表，需要完成目前正在進行的大量研究，最新資料在 SPIE 會議的十幾個個人貢獻中提供。
“我們的職責是與全球圖案化生態系統緊密合作，確保及時提供先進的抗蝕劑材料、光掩模、計量技術、變形成像策略和圖案化技術，充分受益於 High-NA EUV 提供的解析度增益光刻掃描器，”imec 執行長 Luc Van den hove 評論道。
在演講，他涵蓋了三個廣泛的主題，一個是針對High NA EUV 原型系統的工藝和材料最佳化。Imec 描述了線邊緣粗糙度 （LER） 和圖案塌陷如何成為使用薄抗蝕劑膜圖案化線/空間的最關鍵引數，並且已經開發出透過調整照明和掩模條件來減輕圖案粗糙度的策略。
另一項研究工作旨在調整所需的計量，因為向更小特徵尺寸和更薄抗蝕劑膜的過渡提出了重大挑戰，尤其是需要對尺寸低於 10 奈米的單個特徵進行成像。
“透過調整現有計量工具的操作條件，可以顯著提高影象對比度，”imec 的 Kurt Ronse 評論道。“由深度學習框架支援的專用軟體進一步增強了影象分析和缺陷分類。透過與計量供應商的密切合作，imec 探索了用於可靠測量小特徵的替代計量技術，例如高通量掃描探針計量和低壓像差校正 SEM。”
第三個主題涉及解決High NA EUV 掩模特定的挑戰，特別是掩模多層波紋和吸收線邊緣粗糙度，因為 imec 已確定掩模缺陷越來越多地影響最終晶圓圖案。
“掩模設計規則需要變得更嚴格，這些發現使我們能夠確定High NA EUV 光刻的掩模規格，”Ronse 說。“與 ASML 和我們的材料供應商一起，我們探索了帶有圖案的掩模吸收器的新型材料和架構。我們首次進行曝光以評估使用低 n 衰減相移掩模和掩模的影響低n吸收材料被證明可以改善晶圓上的掩模3D效果，並有助於增加High NA焦深。”
ASML CEO Peter Wennink在同一場活動中則表示，EUV曝光裝置“將支撐行業未來15到20年的發展”，並介紹了下一代EUV曝光裝置的發展現狀。“我們需要強有力的合作來實現 1。4 奈米及以後的產品，”他說。他同時強調了與各種合作伙伴公司合作的重要性。
除了光刻機，電晶體則是到0。2奈米的另一個保證。
未來的電晶體可能選擇
日經表示，當前先進的半導體器件採用“FinFET（鰭型場效應電晶體）”結構，但從 2nm 代開始，下一代電晶體“GAA（Gate-All-Around）”和“CFET（Complementary FET）”等。預計將被採用（圖2）。為了實現這一點，需要將二硫化鎢等新材料應用於電晶體中的溝道。
圖3。電晶體結構的演變
如圖所示，在IMEC的電晶體路線圖中，有nanosheet、forksheet和cfet所謂nanosheet，也就是奈米片。作為一種GAAFET，奈米片電晶體的導電溝道完全被包圍在高介電係數材料或金屬閘極之中，因此，閘極在縮短溝道的情況下，仍能展現更佳的溝道控制能力。
通常，多個奈米片通道垂直堆疊以增加電晶體的有效寬度，從而提供額外的驅動電流，進一步降低元件尺寸與電容。而採用較窄的厚道設計，則可以降低層片之間的寄生電容。
雖然奈米片能夠解決短期問題，但在imec看來，要繼續提升奈米片的DC效能，最快速有效的方法是增加通道的有效寬度。然而，在一般的奈米片架構下，實現這點並不容易。其主要問題是因為n型與p型MOSFET之間必須保留大範圍的間隙，因此，當標準單元的高度經過微縮，容納更寬的有效通溝道會越來越難，而且n-p間隙在金屬圖形化時還會變小。
這種情況下，forksheet閃亮登場。該架構由imec提出，首次亮相是在其2017年國際電子元件會議（IEDM）發表的SRAM微縮研究，在2019年會議發表的研究中則作為邏輯標準單元的微縮解決方案。forksheet製程實現了縮短n-p間隙的目標，在閘極圖形化前，先在n型與p型元件之間匯入一層介電牆，圖形化的硬光罩就能在該介電牆上進行，相較之下，奈米片製程則將其置於閘極溝道底部。
而從製程的觀點來看，叉型片源自於奈米片，是進階的改良版本，主要差異包含匯入介電牆、改良的forksheet內襯層與源，進一步微縮替代金屬閘極。
不過，forksheet架構還有靜電力的問題。奈米片最受關注的特點，就是其四面環繞的閘極架構，藉此可以大幅提升對通道的靜電控制能力，但forksheet卻似退了一步，改成三面閘極架構。
最後，為了實現有效溝道寬度的最大化，互補式場效電晶體（Complementary FET；CFET）成為了可行的架構選擇。改架構以垂直堆疊n型與p型元件。也就是說，n-p間距轉成垂直方向，所以不需考量標準單元的高度限制。而垂直堆疊元件後釋出的新空間除了可以進一步延伸通道寬度，還能用來縮減軌道數至4軌以下。
而IMEC的模擬結果顯示，CFET架構能助益未來的邏輯元件或SRAM持續微縮。其溝道的構形可以是n型或p型的鰭片，或是n型或p型的奈米片。
在IMEC看來，CFET架構會是奈米片系列中最完善的架構，成為CMOS元件的最佳選擇。
佈線和供電也是關鍵
Van den Hove 在演講中指出，為了提高電晶體的效能，還需要改進佈線結構。
據瞭解，到目前為止，電晶體層上形成了10個或更多的佈線層來供電，但隨著電路整合度的提高，連線它們的佈線變得複雜和龐大，這阻礙了小型化。作為一種新方法，透過提供從背面供電的結構，可以增加正面佈線設計的靈活性。
Van den Hove 先生也在演講介紹了使用奈米矽通孔從普通佈線層的背面連線的示例（圖 3）。未來，它有望用於堆疊電晶體和推進小型化。
圖3。透過背面供電實現佈線層的靈活設計
我們知道，SoC 最初是一塊裸露的高質量晶體矽。我們首先在該矽片的最頂部製作一層電晶體。接下來，我們用金屬互連將它們連線在一起，形成具有有用計算功能的電路。這些互連形成在稱為堆疊的層中，可能需要 10 到 20 層的堆疊才能為當今晶片上的數十億個電晶體提供電力和資料。
最靠近矽電晶體的那些層又薄又小，以便連線到微小的電晶體，但是隨著您在堆疊中上升到更高級別，它們的尺寸會增加。正是這些具有更廣泛互連的級別更擅長提供功率，因為它們具有較小的電阻。
然後，您可以看到，為電路供電的金屬——供電網路 （power delivery network：PDN）——位於電晶體的頂部，我們將此稱為前端供電。您還可以看到，電力網路不可避免地與傳輸訊號的電線網路競爭空間，因為它們共享同一組銅線資源。
為了解決這個問題，我們可以利用位於電晶體下方的“空”（empty）矽，這在IMEC就是“埋入式電源軌”（buried power rails）或 BPR。該技術在電晶體下方而不是上方建立電源連線，目的是建立更粗、電阻更小的軌道，併為電晶體層上方的訊號傳輸互連騰出空間。
據IEEE報道，要構建 BPR，您首先必須在電晶體下方挖出深溝槽，然後用金屬填充它們。您必須在自己製作電晶體之前執行此操作。所以金屬的選擇很重要。這種金屬需要承受用於製造高質量電晶體的加工步驟，其溫度可達 1，000 °C。在那個溫度下，銅會熔化，熔化的銅會汙染整個晶片。因此，IMEC 他們對熔點較高的釕和鎢進行了試驗。
由於電晶體下方有如此多的未使用空間，您可以將 BPR 溝槽做得又寬又深，這非常適合輸送電力。與直接位於電晶體頂部的薄金屬層相比，BPR 的電阻可以是其 1/20 到 1/30。這意味著 BPR 將有效地允許您為電晶體提供更多功率。
此外，透過將電源軌從電晶體的頂部移開，您可以為訊號傳輸互連騰出空間。這些互連形成基本電路“單元”——最小的電路單元，例如 SRAM 儲存器位單元或我們用來組成更復雜電路的簡單邏輯。透過使用我們騰出的空間，可以將這些單元縮小16% 或更多，這最終可以轉化為每個晶片上更多的電晶體。即使特徵尺寸保持不變，進一步推動摩爾定律。
寫在最後
在 17 日的演講中，Van den Hove 介紹了除了小型化之外提高半導體效能的技術。例如負責操作的邏輯和儲存資料的儲存器以三維連線時，堆疊多個晶片的“三維實現”是有效的，這也可以縮短彼此之間的距離，有利於晶片之間的高速通訊和省電（圖4）。不僅是作為計算機基本配置的馮諾伊曼型處理器，而且還有望開發出模仿腦神經細胞運動的腦型晶片。
圖4。高效能半導體的 3D 安裝示例
“透過最佳化結合各種元素的整個系統，我們可以克服當前的限制並實現新的顛覆性創新，”Van den Hove 最後說。
